CN85100120B - 正码速调整减小抖动的方法及装置 - Google Patents

Abstract

本发明用于码速调整减小等候抖动技术是一种数字复接码速调整技术。本发明利用塞入比和等候抖动的关系，用塞入比为ρ₁和塞入比为ρ₂的两次特定的调整来代替塞入比为ρ的一次调整，达到减小等候抖动的目的。在国际电信联盟建议的各次群正码速调整帧结构上，采用本发明可将输出抖动最大峰峰值由百分之几十单位码元减小到百分之几单位码元，而增加的设备量可以忽略。本发明可用于各次群正码速调整复接器。

Description

正码速调整减小抖动的方法及装置

本发明是一种用于数字复接的码速调整技术及其实现装置。

输出抖动大小是码速调整数字复接的主要技术指标。在数字复接器中普遍采用了正码速调整技术。国际电联（CCITT）已建议正码速调整的输出抖动在20ui%到35ui%之间。

数字通信的许多业务，如图象、载波等对抖动指标的要求是很严格的。CCITT已建议的正码速调整输出指标不能完全满足这种要求。同时，抖动在数字系统中是随码速调整转接次数的增加而线性积累的，CCITTG703建议规定了系统总抖动不能大于150ui%的容限，这种容限限制了已有的正码速调整器在需要频繁转接的数字系统中的应用。因此，需要研究如何减小码速调整输出抖动。国际电联（CCITT）1984年国际会议把如何减小码速调整输出抖动问题列入了1985-1988年研究期的研究课题。为减小正码速调整抖动，日本专利JP昭56-21440（A）公开的一种多级同步的正码速调整方法，其装置的码速调整端由同步脉冲发生器、调整控制及指示形成电路、相位比较器、缓冲存储器等组成的两个完整的、各自实现同步的正码速调整装置串接而成;码速恢复端则是由载信时隙恢复电路、缓冲存储器、锁相环等组成的两个完整的正码速恢复装置串接而成。第一级正码速调整装置的输入被同步信号是F_i，输出同步化信号F_o'和塞入指示S₁，第二级正码速调整装置则以F_o'为输入被同步信号，输出同步化信号是F_o和塞入指示S_a。为进行第一级同步化处理，设计了一个帧结构及其塞入比S_r1，在调整时，Sr₁随着输入F_i随机变化，实现同步。为进行第二级同步化处理，必须再设计一个与第一级完全不同的帧结构和一个塞入比Sr₂，在调整时，Sr₂随着F_o′随机变化，实现同步;码速恢复时，两级码速恢复装置分别对应两级塞入同步调整进行码速恢复。若Sr₁＝q₁/P₁，Sr₂＝q₂/P₁（p₁、q₁、p₂、q₂为整数且互质），则这种调整方法的输出抖动峰峰值Sr′＝1/P₁+1/P₂（ui）。由于第一级帧结构参数和第二级帧结构参数可以灵活设计，因而可仔细设计这些参数以减小等候抖动，该装置的抖动峰峰值Sr′可小到0.09ui，这种方法的缺点是：（1）由于采用了两个各不相同的正码速调整帧结构（且不同于CCITT建议的正码速调整帧结构），进行两级塞入同步调整，不存在一个与两级塞入比相关的总塞入比，所以码速恢复端必须有两级码速恢复装置分别对两级塞入同步进行码速恢复，而世界通用的正码速调整装置只有一级码速恢复，故这种方法不能与现有的且已形成世界通用标准的正码速调整兼容，这就大大地限制了它的实用性。（2）设备量大，比通用的正码速调整装置增加了一倍。

本发明的目的是要减小正码速调整的输出抖动。

本发明基于塞入比越小，等候抖动越小的原理，将塞入比ρ分成ρ₁和ρ₂两部分，ρ＝ρ₁+ρ₂。其中，ρ₁为简单分式N/M，并且ρ₁小于且接近于容差范围内ρ的最小值ρ_min，同时，1/M·f_smax＞＞f_L。这里，f_smax为最大码速调整率，f_L为码速恢复锁相环低通截止频率，M，N为整数。如果用塞入比为ρ₁的调整和塞入比为ρ₂的调整这两次相对独立调整来代替通常的塞入比为ρ的一次调整，那么：

由于ρ₁＝N/M，M、N为简单整数，ρ₁设计好后即为固定值，则塞入比为ρ₁的调整产生的等候抖动的频率为1/M·f_smax，而1/M·f_smax＞＞f_L，因而其等候抖动将被码速恢复锁相环充分去除。

由于ρ₂＝ρ-ρ₁，在钟容差范围内，P₂是随支路频率和复接频率的差值变化而变化的随机值。由于ρ在ρmin和最大值ρmax之间变化，而ρ_max-ρ_min可能仅为百分之几以内，ρ₁接近ρ_min，因而ρ₂将始终很小，因此，由ρ₂引入的等候抖动很小。

这样，如果将塞入比为ρ（ρ为0.4左右）的码速调整分成塞入比为ρ₁和塞入比为ρ₂两次调整来完成，并且这两次调整相互独立，即可达到减小抖动的目的。

实现该方法的装置如附图所示，它由调整器1（其塞入比为ρ₁）、调整器2（其塞入比为ρ₂）、匀滑电路3、塞入指示形成电路4、缓冲存储器5、相加器6、7构成，码速调整时，首先通过调整器1在正码速调整帧结构A的塞入位置上匀速扣除ρ₁·f_smax速率的脉冲，即进行塞入比为ρ₁的调整，调整器1的输出一路送塞入指示形成电路4形成相应的塞入指示;另一路送缓冲存储器5;再一路经匀滑电路3匀滑后同支路定时B在调整器2中进行塞入比为ρ₂的调整，实现同步，调整器2的输出一路送塞入指示形成电路4形成相应的塞入指示，另一路送缓冲存储器5，支路定时B将支路信码C写入缓冲存储器5，经过塞入比为ρ₁的调整之后的复接时隙在塞入比为ρ₂的调整控制输出的控制下从缓冲存储器5上读出支路复接码，同塞入指示一起在相加器6相加形成支路发送码，再与其它三路发送码D，E，F及同步码I由另一相加器7相加得到总发送序列G。

在进行塞入比为ρ₂的调整时，如果与塞入比为ρ₁的调整位置重合，则塞入比为ρ₂的调整等到下一帧进行。此外，为保证最大码速调整率不受影响，也可以在支路复接时隙上再另取一个单独码位作为调整位置。这样，两次调整可以分别在两个码位上进行。

为减小设备量，塞入比为ρ₁的调整，匀滑电路等可以各支路公用。

在码速恢复端，可采用通常的码速恢复装置。为进一步减小抖动，也可在锁相环前设置避免锁相环非线性影响的电路。

本发明也可用于负码速调整。用于负码速调整时，附图中的A为负码速调整帧结构信号，扣除脉冲过程变为增加脉冲过程。

本发明减小了码速调整的等候抖动，从而减小了码速调整输出抖动。在国际电信联盟建议的各次群正码速调整帧结构上，可将输出抖动最大峰峰值由百分之几十个单位码元减小到百分之几个单位码元，而增加的设备量可以忽略。采用本发明的正码速调整复接器将具有更好的业务传输质量和能容许更多次的码速调整转接。本发明可用于各次群正码速调整数字复接系统，并且由于本发明采用标准的帧结构和采用通常的码速恢复方法，因而可与现有的正码速调整复接器兼容使用。

附图：码速调整端方框图

Claims (3)

1、一种正码速调整方法，其特征在于：在码速调整时，将塞入比ρ分离为ρ₁和ρ₂两部分，且ρ＝ρ₁+ρ₂，首先在正码速调整帧结构A的塞入位置上匀速扣除ρ₁·f_samx速率的脉冲，即进行塞入比为ρ₁的速率调整，经匀滑后再据其与支路定时B速率之差进行塞入比为ρ₂的调整，实现同步;码速恢复可采用常规的正码速恢复。

2、按照权利要求1所说的正码速调整方法，其特征在于在进行塞入比为ρ₂的调整时若与塞入比为ρ₁的调整位置重合，塞入比为ρ₂的调整等到下一帧进行。

3、一种正码速调整装置，其特征在于码速调整端塞入比为ρ₁的调整器1与塞入比为ρ₂的调整器2之间接有匀滑电路3，两个调整器的输出端均分别接至塞入指示形成电路4和缓冲存储器5，正码速调整帧结构A作为塞入比为ρ₁的调整器1的输入，支路定时B分别接至塞入比为ρ₂的调整器2和缓冲存储器5，信码C接至缓冲存储器5，塞入指示形成电路4与缓冲存储器5的输出经相加器6相加形成发码，再与其它三路发码D、E、F及同步码I经相加器7相加后，输出发码G。

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