JPH01245720A - シンセサイザチューナ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、シンセサイザチューナに関する。

背景技術 シンセサイザチューナの復調回路にデジタル信号処理回
路を用いたものがある。かかるチューナの例について第
４図を参照しつつ説明する。

第４図はＦＭシンセサイザチューナの構成を示しており
、アンテナ１に誘起した受信信号は高周波（以下、ＲＦ
と称する）同調増幅回路２に供給される。ＲＦ同調増幅
回路２は、後述する制御電圧に応じて同調周波数が設定
され、該同調周波数の受信信号を選択的に増幅して混合
回路３の一方入力端に供給する。混合回路３の他方入力
端には後述する位相同期制御された局部発振器４から局
発信号が供給されている。混合器回路３は両信号のビー
ト成分を得て、このビート成分から同調回路等により中
間周波数（以下、ＩＦと称する）を抽出する。このＩＦ
倍信号、帯域増幅をなすＩＦ増幅回路５によって増幅さ
れてＦＭ検波回路６に供給される。ＦＭ検波回路６は、
クオドラチュア検波器等の周知ＦＭ復調回路であり、上
記ＩＦ倍信号ステレオコンポジット信号（以下、コンポ
ジット信号と称する）に復調される。該コンポジット信
号はマルチプレックスデコーダ（以下、ＭＰＸ回路と称
する）７によって左右チャンネル信号に分離される。左
チャンネル信号は、Ａ／Ｄ変換器８によってデジタル信
号に変換されてデジタル信号処理（以下、ＤＳＰと称す
る）回路９に供給される。右チャンネル信号は、Ａ／Ｄ
変換器］０によってデジタル信号に変換されてＤＳＰ回
路１］に供給される。ＤＳＰ回路９及び１１にはクロッ
ク発振器１２からタイミングクロックが供給される。Ａ
／Ｄ変換器８及び１０は上記タイミングクロックを分周
器１３によって分周して得られるサンプリング信号に同
期してサンプリング動作をなす。ＤＳＰ回路９及び１１
は、例えば復調チャンネル信号に含まれるパイロット信
号成分のキャンセル、再生信号のディエンアシス、ハイ
ブレンド等を行なうものである。ＤＳＰ回路９及び１１
の各出力は、図示しないデジタルアンプによってレベル
増幅された後にアナログ信号に変換されてスピーカを駆
動する音声出力回路に供給されて音声に変換され、ある
いは図示しないＤＡＴに供給されて記録される。回路８
〜１１はデジタル信号処理回路（以下、デジタル回路と
称する）１４を構成する。また、上記タイミングクロッ
クと上記サンプリング信号とを含めてデジタル回路１４
て使用されるクロックを動作クロックと称する。

既述局部発振器４の局発信号はプログラマブル分周器４
１を介して位相比較器４２の一方入力端にも供給される
。プログラマブル分周器４１の分周数Ｎは、図示しない
マイクロプロセッサが受信すべき周波数に対応して設定
する。例えば２５［ＫＨｚ］のＮ倍が受信すべき周波数
に対応する局発周波数となるようにする。位相比較器４
２の他方入力端には、比較基準発振器４３の出力が分周
器４４によって分周されて２５　［ＫＨｚ］の基準周波
数信号として供給される。位相比較器４２のＰＷＭ出力
は、チャージポンプ、ローパスフィルタ等により構成さ
れる周波数・電圧（以下、Ｆ／Ｖと称する）変換回路４
５によって制御電圧に変換されてＲＦ同調回路２及び局
部発振器４に供給される。回路４．４１〜４５は局発周
波数を設定周波数に安定させるＰＬＬを形成し、シンセ
サイザ４０を構成する。

かかるシンセサイザチューナにおいては、比較基準発振
器１２及びクロック発振器４３に起因するビート成分が
発生し易い。特に、デジタル回路１４を動作させるクロ
ック発振器１２は方形波を使用するため高調波を多く含
み、ビートの原因となりやすい。加えてＭＰＸ回路７に
いわゆるスイッチング方式やマトリクス方式を採用した
場合には、ＭＰＸ回路７におけるスイッチング信号もビ
ートの発生原因となる。

ビートか発生すると、チューナのＳ　／Ｎ、受信感度等
が低下する。これを改善するためには例えばデジタル回
路部を全体的にシールドケースで覆うことが考えられる
が、そうしてもビートの発生を抑止出来ない場合もあり
、また、大幅にコストアップとなる不具合がある。

発明の概要 よって、本発明の目的はビートによるＳ／Ｎや受信感度
の低下を抑制し得るシンセサイザチューナを提供するこ
とである。

上記目的を達成するために本発明のシンセサイザチュー
ナは、基準周波数信号の整数倍の局発周波数信号を設定
するシンセサイザ部と、上記局発周波数信号と受信信号
とを混合して中間周波数倍号を得る周波数混合手段と、
上記中間周波数信号を復調して復調信号を得る復調手段
とを含むシンセサイサチューナにおいて、上記復調手段
はアナログ信号をデジタル化してこれを信号処理するデ
ジタル信号処理化路を含み、上記デジタル信号処理回路
の動作クロックと上記基準周波数信号との周波数比を整
数比とし、かつ上記動作クロックと上記基準周波数信号
とを位相同期せしめたことを特徴としている。

実施例 以下、本発明の実施例について第１図を参照しつつ説明
する。第１図に示された回路において第４図に示された
回路と対応する部分には同一符号を付し、かかる部分の
説明は省略する。

第１図においては、ＰＬＬの基準周波数信号及びデジタ
ル回路１４の動作クロック相互の周波数比を整数比とし
かつ両信号を位相同期せしめる構成としており、そのた
めに両信号を基本発振器５０の出力を分周して得ている
。

基本発振器５０の出力は分周器４４ａ及び５１によって
分周される。分周器４４ａの出力は基準周波数信号とし
て既述ＰＬＬの位相比較器４２に供給される。分周器５
１の出力はサンプリング信号としてＡ／Ｄ変換器８及１
０に供給される。また、このサンプリング信号を整数倍
してかつ位相同期したタイミングクロックを逓倍器５２
によって得てデジタル回路１４に供給している。なお、
分周器５１によって得た出力をＤＳＰに入力しまた皿に
それを分周したものをＡ／Ｄ変換器に与えてもよい。他
の構成は従来回路と同様である。

かかる構成において、例えば、必要なＰＬＬの基準周波
数信号を２５［ＫＨｚ］、サンプリング信号周波数を１
００　［ＫＨｚ］　とした場合には、基本発振器５０の
発振周波数は、７．２　［ＭＨｚ］、分周器４４ａの分
周数は２８８、分周器５１の分周数は７２とする。こう
すると、分周器４４ａの出力周波数は２５［ＫＨｚ］　
となってＰＬＬの基準周波数信号が得られる。また、分
周器５１の出力周波数は１００　［ＫＨｚ］　となる。

なお、分周器４４ａ及び５１は第３図に示されるような
分周器５１と４４ｂとの縦列接続に置換することが出来
る。この場合は、分周器５１の分周数は７２、分周器４
４ｂの分周数は４に設定される。こうすると分周器４４
ｂの分周数を小とすることのできる利点がある。

こうして、基準周波数信号と動作クロックとは位相同期
する。既述局発信号は、上記基準周波数信号のＮ（整数
）倍の周波数でかつ基準周波数信号に位相同期している
。一方、デジタル回路部はサンプリング信号周波数ある
いはそのｎ（整数）倍のタイミングクロック周波数で動
作する。その結果、シンセサイザ部４０とデジタル回路
部１４は共に基本発振器５０の基本クロックを介して位
相同期しているので、両回路あるいは復調回路における
ビートの発生は大きく減少する。

第２図に示されたシンセサイサチューナは本発明の他の
実施例であり、基準周波数信号、動作クロック及びＭＰ
Ｘ回路７のスイッチング信号相互間のビート成分に起因
するＳ　／Ｎ、受信感度の低下等を抑制せんとしている
。

第２図に示された回路において第１図に示された回路と
対応する部分には同一符号を付しており、かかる部分の
説明は省略する。

第２図においてＦＭ検波回路６からコンポジット信号が
ＰＬＬ回路６０に供給される。ＰＬＬ回路６０は、例え
ばバンドパスフィルタと、該コンポジット信号のサブキ
ャリア周波数である３８［ＫＨ２］で安定に発振するＰ
ＬＬ回路とによって構成さる。該バンドパスフィルタに
よってコンポジット信号から１９　［ＫＨｚ］のパイロ
ット信号を抽出し、このパイロット信号に位相同期した
３８　［ＫＨｚ］のスイッチング信号を上記ＰＬＬ回路
により得る。この３８［ＫＨｚ］のスイッチング信号は
例えば二重平衡型差動スイッチング回路によって構成さ
れるスイッチング方式あるいはマトリクス方式のＭＰＸ
回路７及び位相比較器６１の一方入力端に供給１、され
る。なお、ＰＬＬ回路６０はＭＰＸ回路７に含まれる３
８［ＫＨｚ］抽出回路を用いることも可能である。位相
比較器６１の他方入力端には基準発振器としての可変周
波数発振器６２からの基本クロックが分周器６３を介し
て供給される。位相比較器６１の比較出力はＦ／Ｖ変換
回路６４により制御電圧に変換されて可変周波数発振器
６２に供給される。回路６１〜６４はＰＬＬを構成する
。可変周波数発振器６２の出力は分周器４４ｃ及び５１
ａにも供給される。

分周器４４ｃの出力はシンセサイザ部４０の基準周波数
信号となり、分周器５１ａの出力はデジタル回路１４の
動作クロック信号となる。他の構成は第１図に示された
構成と同様である。

上述の構成において、可変周波数発振器６２の周波数を
３８　［ＫＨｚｌの整数倍として、可変周波数発振器６
２の出力信号を既述スイッチング信号に位相同期せしめ
る。回路設定内容の一例を示せば、シンセサイザ部の基
準周波数信号の周波数を２５　［ＫＨｚｌ　、デジタル
回路１４のサンプリング周波数を９５０［ＫＨｚｌに設
定したときには、可変周波数発振器６２の周波数を８．
５５［ＭＨｚ］に、分周器４４　ｃ、　５１　ａ及び６
３の分周数を夫々３４２．９及び２２５に設定する。

−１１＝ なお、デジタル回路１４のタイミングクロックはサンプ
リング信号周波数の整数倍でかつサンプリング信号に位
相同期している。

こうして、スイッチング信号、基準周波数信号及び動作
クロックは互いに位相同期するように制御される。

ところで、第２図に示された構成では３８［ＫＨｚｌの
スイッチング信号の周波数が変動するとＩＦも変化する
。送信側におけるコンポジット信号の３８　［ＫＨｚｌ
のサブキャリアには、放送規格によって±４［Ｈｚ］の
変動か許容されている。

例えば、ＩＦが１０．　７　［ＭＨｚ］　、受信周波数
が１．０８　［ＭＨｚコ、基準周波数信号が２５［ＫＨ
ｚｌ、分周器４４ｃ及び６３の分周数を夫々３４２及び
２２５とすると、既述サブキャリアの許容変動による局
発周波数の変動は以下のように計算される。

４ｘ２２５Ｘ　（１／３４２）Ｘ　（（１０８＋１０．
７）ＸＩ　０３）／２５＝１２．５　［ＫＨｚｌすなわ
ち、既述サブキャリアの変動は局発周波数に最大で１２
．５　［ＫＨｚｌの周波数変動をもたらす可能性がある
。

しかしながら、サブキャリア周波数は放送局において規
定値に精確に維持されており、実用上特に問題とはなら
ない。

こうして、シンセサイザ部４０、デジタル回路１４及び
ＭＰＸ回路７は、夫々基本クロック信号を介して互いに
位相同期しているスイッチング信号、基準周波数信号及
び動作クロックに基づいて動作するので、各部回路間に
おけるビートの発生は大きく減少する。

なお、実施例ではＭＰＸ回路７の後段からデジタル回路
化しているか、動作クロック周波数を高くすることによ
り例えば混合回路３の後段から回路をデジタル化するこ
とが可能である。

また、実施例では基本クロック信号を分周して各部に分
配する簡易な構成により互いに位相同期した各部のクロ
ック信号を得ているが、逆に、各部のクロック信号を例
えばＰＬＬ回路を用いて強制的に基本クロック信号に同
期させるようにして＝　１３− も同様の効果か得られる。

実施例では本発明をＦＭシンセサイサチューナに適用し
た場合について説明しているが、ＡＭシンセサイザチュ
ーナやテレビ音声チューナにも適用可能であり、映像系
を含むテレビチューナやＢＳチューナにも適用すること
も可能である。

発明の詳細 な説明してように本発明のシンセサイザチューナにおい
ては、チューナのシンセサイザ部、デジタル回路部、Ｍ
ＰＸ回路等の各部回路に供給される周波数信号やクロッ
クを相互の周波数比が整数比となるようにしかつ該信号
同士を位相同期させる構成としているので、シンセサイ
ザチューナ　−におけるビート発生要因が減少し、チュ
ーナのＳ／Ｎ、受信感度が向上して好ましい。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロック回路図、第２
図及び第３図は、本発明の他の実施例を示すブロック回
路図、第４図は、従来例を示すブロック回路図である。 主要部分の符号の説明 ７・・・・・・ＭＰＸ回路 １４・・・・・・デジタル回路部 ４０・・・・・・シンセサイザ部 ４４ａ〜４４ｃ、５１．５１ａ、６３ ・・・・・・分周器 ５０・・・・・・基本発振器 ６２・・・・・・可変周波数発振器 出願人　　　パイオニア株式会社

Claims (3)

【特許請求の範囲】
1. （１）基準周波数信号の整数倍の局発周波数信号を設定
   するシンセサイザ部と、前記局発周波数信号と受信信号
   とを混合して中間周波数信号を得る周波数混合手段と、
   前記中間周波数信号を復調して復調信号を得る復調手段
   とを含むシンセサイザチューナであって、 前記復調手段はアナログ信号をデジタル化してこれを信
   号処理するデジタル信号処理回路を含み、前記デジタル
   信号処理回路の動作クロックと前記基準周波数信号との
   周波数比を整数比とし、かつ前記動作クロックと前記基
   準周波数信号とを位相同期せしめたことを特徴とするシ
   ンセサイザチューナ。
2. （２）前記基準周波数信号及び前記動作クロック信号は
   基本発振器から得られる基本クロックを分周して得たこ
   とを特徴とする請求項１記載のシンセサイザチューナ。
3. （３）前記復調信号は同期信号を含むコンポジット信号
   であり、前記復調手段は前記コンポジット信号から前記
   同期信号を分離する同期分離回路を含み、該分離同期信
   号、前記基準周波数信号及び前記動作クロック信号相互
   の周波数比を整数比としかつ前記分離同期信号、前記基
   準周波数信号及び前記動作クロック信号相互を位相同期
   せしめたことを特徴とする請求項１記載のシンセサイザ
   チューナ。