JPH01244632A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01244632A JPH01244632A JP63072636A JP7263688A JPH01244632A JP H01244632 A JPH01244632 A JP H01244632A JP 63072636 A JP63072636 A JP 63072636A JP 7263688 A JP7263688 A JP 7263688A JP H01244632 A JPH01244632 A JP H01244632A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- terminals
- circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000001514 detection method Methods 0.000 claims description 8
- 239000010453 quartz Substances 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000006870 function Effects 0.000 description 21
- 239000013078 crystal Substances 0.000 description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 9
- 238000012360 testing method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000007493 shaping process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 108010056567 AM 19 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路に関し、
端子を有効に利用することのできる半導体集積回路を提
供することを目的とし、 外部に設けられた２端子振動子からの逆位相の信号が入
力される一対の端子を有する半導体集積回路において、
前記一対の端子の論理レベルの一致を検出する一致検出
手段と、該一致検出手段の出力に基づいて回路の動作態
様を特殊な動作態様に切り換える動作態様切換手段と、
を設けている。
供することを目的とし、 外部に設けられた２端子振動子からの逆位相の信号が入
力される一対の端子を有する半導体集積回路において、
前記一対の端子の論理レベルの一致を検出する一致検出
手段と、該一致検出手段の出力に基づいて回路の動作態
様を特殊な動作態様に切り換える動作態様切換手段と、
を設けている。
本発明は、半導体集積回路に関し、詳細には大規模集積
回路の機能試験あるいは所定のブロックに対する初期設
定等の特殊な動作を可能にした半導体集積回路に関する
。
回路の機能試験あるいは所定のブロックに対する初期設
定等の特殊な動作を可能にした半導体集積回路に関する
。
近時、集積密度の高い半導体集積回路、すなわちＬ Ｓ
Ｉ （Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ ｃｉｒｃｕｉｔ）等では高集積化に伴って様々な回
路ブロックの一体化、すなわちワンチップ化が進められ
ており、代表的なものとしてはＣＰＵ、ＲＯＭ、ＲＡＭ
５ＴＴＣＳ Ｉｌｏ等をワンチップ化したいわゆるワン
チップマイコンがある。このような半導体集積回路はそ
の機能を実現するために多くの回路ブロックを一体化し
ているため、通常は特に考慮する必要のない各回路ブロ
ックのテスト機能や所定の回路ブロックに対する初期設
定を能率的に行うための試験容易化機能等、特殊な機能
を設けて半導体集積回路の試験時間の短縮あるいは初期
設定の作業効率等の向上を考慮する傾向にある。
Ｉ （Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ ｃｉｒｃｕｉｔ）等では高集積化に伴って様々な回
路ブロックの一体化、すなわちワンチップ化が進められ
ており、代表的なものとしてはＣＰＵ、ＲＯＭ、ＲＡＭ
５ＴＴＣＳ Ｉｌｏ等をワンチップ化したいわゆるワン
チップマイコンがある。このような半導体集積回路はそ
の機能を実現するために多くの回路ブロックを一体化し
ているため、通常は特に考慮する必要のない各回路ブロ
ックのテスト機能や所定の回路ブロックに対する初期設
定を能率的に行うための試験容易化機能等、特殊な機能
を設けて半導体集積回路の試験時間の短縮あるいは初期
設定の作業効率等の向上を考慮する傾向にある。
このような従来の半導体集積回路としては、例えば、第
４図に示すようなものがある。同図において、１はワン
チップマイコンとしての半導体集積回路であり、半導体
集積回路ｌは内部クロックを発生する水晶振動子２が接
続される端子ＸｉｎおよびＸｏｕｔ、マイコンのＩ１０
ポートや電源端子等を含む主にユーザー用の端子として
機能する端子群３および特殊な機能を指定するための端
子Ｒｗ等を備えている。端子Ｒｗは通常プルダウンされ
ており、このとき、半導体集積回路１は通常の動作をす
るが、端子ＲｗをＨレベルにすると、例えば、半導体集
積回路１に内蔵されている図示されないＥＦＲＯＭやあ
るいはワンタイムＲＯＭ（−度だけの書き込みが行える
ＲＯＭ）に端子群３を介して所定の書き込み動作を行え
るような特殊な動作態様が発揮される。すなわち、ＥＦ
ＲＯＭやあるいはワンタイムＲＯＭ（以下、単にＲＯＭ
という）にプログラミングするときは端子Ｒｗを一旦Ｈ
レベルにしてＲＯＭをライトモードにし、プログラミン
グ後は端子Ｒｗを再びＬにプルダウンして通常のマイコ
ンとして動作させるといった半導体集積回路１の動作モ
ードの切り換えを行っている。
４図に示すようなものがある。同図において、１はワン
チップマイコンとしての半導体集積回路であり、半導体
集積回路ｌは内部クロックを発生する水晶振動子２が接
続される端子ＸｉｎおよびＸｏｕｔ、マイコンのＩ１０
ポートや電源端子等を含む主にユーザー用の端子として
機能する端子群３および特殊な機能を指定するための端
子Ｒｗ等を備えている。端子Ｒｗは通常プルダウンされ
ており、このとき、半導体集積回路１は通常の動作をす
るが、端子ＲｗをＨレベルにすると、例えば、半導体集
積回路１に内蔵されている図示されないＥＦＲＯＭやあ
るいはワンタイムＲＯＭ（−度だけの書き込みが行える
ＲＯＭ）に端子群３を介して所定の書き込み動作を行え
るような特殊な動作態様が発揮される。すなわち、ＥＦ
ＲＯＭやあるいはワンタイムＲＯＭ（以下、単にＲＯＭ
という）にプログラミングするときは端子Ｒｗを一旦Ｈ
レベルにしてＲＯＭをライトモードにし、プログラミン
グ後は端子Ｒｗを再びＬにプルダウンして通常のマイコ
ンとして動作させるといった半導体集積回路１の動作モ
ードの切り換えを行っている。
しかしながら、このような従来の半導体集積回路にあっ
ては、ＲＯＭのライトモードを指定するために専用の端
子Ｒｗを設けていたため、ユーザ用の端子群３の端子数
が減少する。この場合、半導体集積回路１の端子数はあ
らかじめ使用するパッケージによって決まっており、高
密度実装に対する要求から必要最小限のパッケージを用
いて多数のユーザ用機能を実現することが望まれる傾向
にある。ところが、端子ＲｗはＲＯＭのプログラミング
時に一度だけ使用されるものであり、使用頻度が極めて
低い。したがって、このような使用頻度の低い機能に貴
重な端子を割当てることは望ましくない。
ては、ＲＯＭのライトモードを指定するために専用の端
子Ｒｗを設けていたため、ユーザ用の端子群３の端子数
が減少する。この場合、半導体集積回路１の端子数はあ
らかじめ使用するパッケージによって決まっており、高
密度実装に対する要求から必要最小限のパッケージを用
いて多数のユーザ用機能を実現することが望まれる傾向
にある。ところが、端子ＲｗはＲＯＭのプログラミング
時に一度だけ使用されるものであり、使用頻度が極めて
低い。したがって、このような使用頻度の低い機能に貴
重な端子を割当てることは望ましくない。
そこで本発明は、２端子振動子（例えば水晶振動子）用
の端子をモード指定のための端子と共用することにより
、ユーザ用の端子を減少させることなくモード指定機能
を実現し、端子を有効に利用することのできる半導体集
積回路を提供することを目的としている。
の端子をモード指定のための端子と共用することにより
、ユーザ用の端子を減少させることなくモード指定機能
を実現し、端子を有効に利用することのできる半導体集
積回路を提供することを目的としている。
本発明による半導体集積回路は上記目的達成のため、外
部に設けられた２端子振動子からの逆位相の信号が人力
される一対の端子を有する半導体集積回路において、前
記一対の端子の論理レベルの一致を検出する一致検出手
段と、該一致検出手段の出力に基づいて回路の動作態様
を特殊な動作態様に切り換える動作態様切換手段と、を
設けている。
部に設けられた２端子振動子からの逆位相の信号が人力
される一対の端子を有する半導体集積回路において、前
記一対の端子の論理レベルの一致を検出する一致検出手
段と、該一致検出手段の出力に基づいて回路の動作態様
を特殊な動作態様に切り換える動作態様切換手段と、を
設けている。
（作用〕
本発明では、２端子振動子用一対の端子の論理レベルを
外部から強制的に一致させると、通常の動作態様から特
殊な動作態様に回路の動作態様が切り換わる。
外部から強制的に一致させると、通常の動作態様から特
殊な動作態様に回路の動作態様が切り換わる。
したがって、動作態様を切り換えるための端子を特別に
設ける必要がなく、端子が有効に利用される。
設ける必要がなく、端子が有効に利用される。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図である。
示す図である。
まず、構成を説明する
第１図において、１１は半導体集積回路であり、半導体
集積回路１１はマイクロコンピュータとして機能するい
わゆるワンチップマイコンである。半導体集積回路１１
には外部に設けられた水晶振動子（２端子振動子）１２
が接続されており、水晶振動子１２は端子Ｘｉｎおよび
Ｘｏｕｔを介して発振回路１３に接続されて固有の周波
数で振動する。発振回路１３の出力は水晶振動子１２の
振動数で決まり、分周回路１４に導かれて分周されて例
えば、デユーティ５０％のクロック信号ＣＫとしてＣＰ
Ｕ１５に入力される。ＣＰＵ１５はクロック信号ＣＫの
タイミングに従って所定の演算処理を行うものであり、
ＣＰＵ１５はパスライン１６を介してメモリ１７および
Ｉ１０ボート１８と相互に接続される。メモリ１７はＲ
ＡＭ１９およびＲＯＭ２０からなり、ＲＯＭ２０は一度
のみの書き込みが可能な、いわゆるワンタイム（Ｏｎｅ
Ｔｉｍｅ） ＲＯＭである。一方、水晶振動子１２が
接続される端子ＸｉｎおよびＸｏｕｔはモード信号発生
回路（一致検出手段）２１にも接続されており、モード
信号発生回路２１の出力はモード切換回路２２に入力さ
れる。モード切換回路２２の出力はＣＰＵ１５およびメ
モリ１７に入力されており、モード切換回路２２はモー
ド信号発生回路２１の出力に基づき半導体集積回路１１
の動作態様を切り換える。
集積回路１１はマイクロコンピュータとして機能するい
わゆるワンチップマイコンである。半導体集積回路１１
には外部に設けられた水晶振動子（２端子振動子）１２
が接続されており、水晶振動子１２は端子Ｘｉｎおよび
Ｘｏｕｔを介して発振回路１３に接続されて固有の周波
数で振動する。発振回路１３の出力は水晶振動子１２の
振動数で決まり、分周回路１４に導かれて分周されて例
えば、デユーティ５０％のクロック信号ＣＫとしてＣＰ
Ｕ１５に入力される。ＣＰＵ１５はクロック信号ＣＫの
タイミングに従って所定の演算処理を行うものであり、
ＣＰＵ１５はパスライン１６を介してメモリ１７および
Ｉ１０ボート１８と相互に接続される。メモリ１７はＲ
ＡＭ１９およびＲＯＭ２０からなり、ＲＯＭ２０は一度
のみの書き込みが可能な、いわゆるワンタイム（Ｏｎｅ
Ｔｉｍｅ） ＲＯＭである。一方、水晶振動子１２が
接続される端子ＸｉｎおよびＸｏｕｔはモード信号発生
回路（一致検出手段）２１にも接続されており、モード
信号発生回路２１の出力はモード切換回路２２に入力さ
れる。モード切換回路２２の出力はＣＰＵ１５およびメ
モリ１７に入力されており、モード切換回路２２はモー
ド信号発生回路２１の出力に基づき半導体集積回路１１
の動作態様を切り換える。
例えば、モード信号発生回路２１の出力論理レベルがＨ
レベルになると、■ＲＯＭ２０に対する書き込みを行う
ＲＯＭライトモードを選択したり、あるいは■ＣＰＵの
機能チエツクモード等を選択する。
レベルになると、■ＲＯＭ２０に対する書き込みを行う
ＲＯＭライトモードを選択したり、あるいは■ＣＰＵの
機能チエツクモード等を選択する。
この場合、半導体集積回路１１のマイコンとしての通常
の機能は失われ、半導体集積回路１１は選択されたモー
ドに応じた特殊な動作態様（すなわち、上記■あるいは
■）を発揮する。
の機能は失われ、半導体集積回路１１は選択されたモー
ドに応じた特殊な動作態様（すなわち、上記■あるいは
■）を発揮する。
第２図は発振回路１３およびモード信号発生回路２１の
具体的な回路例を示す図である。第２図においてモード
信号発生回路２１はＥＸ−ＮＯＲゲート３１およびイン
バータ３２ａ〜３２ｃからなる波形整形回路３３を有し
、ＥＸ−ＮＯＲゲート３１の出力は波形整形回路３３を
介して前記モード切換回路２２に導かれる。各インバー
タ３２ａ〜３２ｃは一方のトランジスタ（図中符号Ｒで
示す）を抵抗タイプとして相互コンダクタンスを低く設
定し、波形整形回路３３としてのスレッシュホールドレ
ベルをＨレベルとＬレベルの中間よりもＨレベル側に設
定している。ＥＸ−ＮＯＲゲート３１の入力は水晶振動
子１２が接続される端子ＸｉｎおよびＸｏｕｔに接続さ
れており、端子Ｘｉｎ、ＸｏｕＬ間にはインバータ３４
および抵抗３５が並列に接続される。端子Ｘｉｎに接続
されたインバータ３４の入力側にはバッファ３６が接続
され、バッファ３６の出力は前記分周回路１４に導かれ
る。ここで、インバータ３４、抵抗３５および抵抗３５
は前記発振回路１３を構成する。
具体的な回路例を示す図である。第２図においてモード
信号発生回路２１はＥＸ−ＮＯＲゲート３１およびイン
バータ３２ａ〜３２ｃからなる波形整形回路３３を有し
、ＥＸ−ＮＯＲゲート３１の出力は波形整形回路３３を
介して前記モード切換回路２２に導かれる。各インバー
タ３２ａ〜３２ｃは一方のトランジスタ（図中符号Ｒで
示す）を抵抗タイプとして相互コンダクタンスを低く設
定し、波形整形回路３３としてのスレッシュホールドレ
ベルをＨレベルとＬレベルの中間よりもＨレベル側に設
定している。ＥＸ−ＮＯＲゲート３１の入力は水晶振動
子１２が接続される端子ＸｉｎおよびＸｏｕｔに接続さ
れており、端子Ｘｉｎ、ＸｏｕＬ間にはインバータ３４
および抵抗３５が並列に接続される。端子Ｘｉｎに接続
されたインバータ３４の入力側にはバッファ３６が接続
され、バッファ３６の出力は前記分周回路１４に導かれ
る。ここで、インバータ３４、抵抗３５および抵抗３５
は前記発振回路１３を構成する。
次に、作用を説明する。
半導体集積回路１１が通電されると、発振回路１３は水
晶振動子１２の固有振動数に対応する周波数でほぼ正弦
波の発振を開始する。このとき、端子ＸｉｎおよびＸｏ
ｕｔには第３図（ａ）に示すように、それぞれ逆位相の
正弦波が発生し、端子Ｘｉｎ側の正弦波はバッファ３６
を介して分周回路１４に入力される。ここで、各部の信
号名を各部材の符号にＳの符号を付して信号Ｓｎ（但し
、ｎは部材の符号）のように表わすものとする。
晶振動子１２の固有振動数に対応する周波数でほぼ正弦
波の発振を開始する。このとき、端子ＸｉｎおよびＸｏ
ｕｔには第３図（ａ）に示すように、それぞれ逆位相の
正弦波が発生し、端子Ｘｉｎ側の正弦波はバッファ３６
を介して分周回路１４に入力される。ここで、各部の信
号名を各部材の符号にＳの符号を付して信号Ｓｎ（但し
、ｎは部材の符号）のように表わすものとする。
ところで、端子ＸｉｎおよびＸｏｕｔに発生している正
弦波はモード信号発生回路２１のＥＸ−ＮＯＲゲート３
１にも入力されており、ＥＸ−ＮＯＲゲート３１の出力
ｓｉ＋には入力される信号が逆位相で、かつＥＸ−ＮＯ
Ｈの論理条件を満足する間Ｌレベルに表われ、また、逆
相入力信号の波形がほぼ同電位で交差する例えば、図中
（イ）のとき、瞬間的にＨレベル方向のパルスが表われ
る。すなわち、信号ＳＳ＋には発振回路１３の正弦波出
力の２倍の周期でパルスが発生し、これは水晶振動子１
２の各端子に付加される発振回路１３のインピーダンス
が異なっていることから信号ＸｉｎとＸｏｕｔの波形が
一致していないことによるものであり、波形整形回路３
３によって上記不要なパルスが除去されて信号Ｓ□はＨ
レベルを維持する。したがって、モード切換回路２２は
半導体集積回路１１としての通常のモードを選択してお
り、半導体集積回路１１はマイクロコンビエータとして
機能する。
弦波はモード信号発生回路２１のＥＸ−ＮＯＲゲート３
１にも入力されており、ＥＸ−ＮＯＲゲート３１の出力
ｓｉ＋には入力される信号が逆位相で、かつＥＸ−ＮＯ
Ｈの論理条件を満足する間Ｌレベルに表われ、また、逆
相入力信号の波形がほぼ同電位で交差する例えば、図中
（イ）のとき、瞬間的にＨレベル方向のパルスが表われ
る。すなわち、信号ＳＳ＋には発振回路１３の正弦波出
力の２倍の周期でパルスが発生し、これは水晶振動子１
２の各端子に付加される発振回路１３のインピーダンス
が異なっていることから信号ＸｉｎとＸｏｕｔの波形が
一致していないことによるものであり、波形整形回路３
３によって上記不要なパルスが除去されて信号Ｓ□はＨ
レベルを維持する。したがって、モード切換回路２２は
半導体集積回路１１としての通常のモードを選択してお
り、半導体集積回路１１はマイクロコンビエータとして
機能する。
一方、端子ＸｉｎおよびＸｏｕｔの論理レベルを外部か
ら強制的に一致させると、例えば第３図（ｂ）に示すよ
うに各端子をＨレベルにすると、ＥＸ−ＮＯＲゲート３
１の２つの入力が共にＨ，Ｈとなるので、このＥＸ−Ｎ
ＯＲゲート３１の出力Ｓ、ｌは入力Ｈ，Ｈ（すなわち、
論理レベルの一致）を検出してＬレベルになる。したが
って、波形整形回路３３の出力はＬレベルになってモー
ド切換回路２２は所定の特殊モード、例えばＲＯＭ２０
のライトモードあるいはＣＰＵ１５の機能チエツクモー
ド等を選択する。この場合、発振回路１３の動作は停止
しており、クロック信号ＣＫを必要としない動作テスト
や初期設定が行われる。また、クロック信号ＣＫを必要
とするモードを指定する場合は、モード切換回路２２に
モード信号発生回路２１の出力論理レベルをラッチさせ
た後、通常の発振回路１３としての機能に復帰させれば
よい。
ら強制的に一致させると、例えば第３図（ｂ）に示すよ
うに各端子をＨレベルにすると、ＥＸ−ＮＯＲゲート３
１の２つの入力が共にＨ，Ｈとなるので、このＥＸ−Ｎ
ＯＲゲート３１の出力Ｓ、ｌは入力Ｈ，Ｈ（すなわち、
論理レベルの一致）を検出してＬレベルになる。したが
って、波形整形回路３３の出力はＬレベルになってモー
ド切換回路２２は所定の特殊モード、例えばＲＯＭ２０
のライトモードあるいはＣＰＵ１５の機能チエツクモー
ド等を選択する。この場合、発振回路１３の動作は停止
しており、クロック信号ＣＫを必要としない動作テスト
や初期設定が行われる。また、クロック信号ＣＫを必要
とするモードを指定する場合は、モード切換回路２２に
モード信号発生回路２１の出力論理レベルをラッチさせ
た後、通常の発振回路１３としての機能に復帰させれば
よい。
このように、本実施例では、通常、水晶振動子１２から
の逆位相の信号が人、力される端子ＸｉｎおよびＸｏｕ
ｔの論理レベルを強制的に一致させると、モード信号発
生回路２１がこの一致を検出し、所定のモードを選択す
るＬレベルの信号がモード切換回路２２に入力される。
の逆位相の信号が人、力される端子ＸｉｎおよびＸｏｕ
ｔの論理レベルを強制的に一致させると、モード信号発
生回路２１がこの一致を検出し、所定のモードを選択す
るＬレベルの信号がモード切換回路２２に入力される。
したがって、端子ＸｉｎおよびＸｏｕｔはモード指定機
能と水晶振動子１２の入出力端子としての機能を同時に
兼ね備えることとなり、使用頻度の少ない特殊モード用
の端子を特別に設けることなくモード指定機能を実現す
ることができる。その結果、端子を有効に利用すること
ができる。
能と水晶振動子１２の入出力端子としての機能を同時に
兼ね備えることとなり、使用頻度の少ない特殊モード用
の端子を特別に設けることなくモード指定機能を実現す
ることができる。その結果、端子を有効に利用すること
ができる。
なお、本実施例では本発明をワンチップマイコンに適用
した場合を示したが、本発明の適用はこれに限られるも
のではなく、要は水晶振動子等の逆相信号を出力する２
端子振動子が接続されるような半導体集積回路であって
、さらにモード指定機能を備えていればよいので、例え
ば周波数カウンタ用ＬＳＩ等の表示装置と表示回路間の
結線を確認するためのテスト機能を選択するような場合
にも本発明の適用が可能である。
した場合を示したが、本発明の適用はこれに限られるも
のではなく、要は水晶振動子等の逆相信号を出力する２
端子振動子が接続されるような半導体集積回路であって
、さらにモード指定機能を備えていればよいので、例え
ば周波数カウンタ用ＬＳＩ等の表示装置と表示回路間の
結線を確認するためのテスト機能を選択するような場合
にも本発明の適用が可能である。
また、上記実施例ではＸｉｎおよびＸｏｕｔの双方を強
制的にＨレベルにしているが、Ｌレベルでもよいことは
言うまでもない。
制的にＨレベルにしているが、Ｌレベルでもよいことは
言うまでもない。
本発明によれば、使用頻度の低い特殊な動作態様を設定
するための端子を、特別に設ける必要がなく、端子を有
効に利用することができる。
するための端子を、特別に設ける必要がなく、端子を有
効に利用することができる。
第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はその全体構成図、 第２図はその要部構成図、 第３図はその動作態様を示すタイミングチャート、 第４図は従来の半導体集積回路を示すその端子配置図で
ある。 １１・・・・・・半導体集積回路、 １２・・・・・・水晶振動子（２端子振動子）、２１・
・・・・・モード信号発生回路（一致検出手段）、２２
・・・・・・モード切換回路（動作態様切換手段）。 第３図
示す図であり、 第１図はその全体構成図、 第２図はその要部構成図、 第３図はその動作態様を示すタイミングチャート、 第４図は従来の半導体集積回路を示すその端子配置図で
ある。 １１・・・・・・半導体集積回路、 １２・・・・・・水晶振動子（２端子振動子）、２１・
・・・・・モード信号発生回路（一致検出手段）、２２
・・・・・・モード切換回路（動作態様切換手段）。 第３図
Claims (1)
- 【特許請求の範囲】 外部に設けられた２端子振動子からの逆位相の信号が
入力される一対の端子を有する半導体集積回路において
、 前記一対の端子の論理レベルの一致を検出する一致検出
手段と、 該一致検出手段の出力に基づいて回路の動作態様を特殊
な動作態様に切り換える動作態様切換手段と、 を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072636A JPH01244632A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072636A JPH01244632A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244632A true JPH01244632A (ja) | 1989-09-29 |
Family
ID=13495074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072636A Pending JPH01244632A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244632A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-03-25 JP JP63072636A patent/JPH01244632A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| KR100265218B1 (ko) | 마이크로프로세서 2곱하기(2배) 코어 설계 | |
| US7111187B2 (en) | Information processor and information processing system utilizing interface for synchronizing clock signal | |
| US6472909B1 (en) | Clock routing circuit with fast glitchless switching | |
| US5929713A (en) | Oscillating circuitry built in integrated circuitry | |
| US5625311A (en) | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed | |
| US5479644A (en) | Microcomputer having an oscillator part with variable driving ability | |
| JPS6036137B2 (ja) | 分周回路 | |
| JP3368815B2 (ja) | フリップフロップ回路 | |
| US4722070A (en) | Multiple oscillation switching circuit | |
| JPH09312553A (ja) | 論理回路 | |
| US6345365B1 (en) | Semiconductor device with an external delay circuit that delays an internal clock | |
| JPH01244632A (ja) | 半導体集積回路 | |
| US5606290A (en) | Phase locked loop circuit having lock holder | |
| JP2819877B2 (ja) | 発振回路 | |
| US6092129A (en) | Method and apparatus for communicating signals between circuits operating at different frequencies | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| JPH06132807A (ja) | 出力バッファ能力制御回路 | |
| JP2578359B2 (ja) | 発振回路 | |
| JP3080038B2 (ja) | 半導体集積回路 | |
| JP2924023B2 (ja) | クロック分周回路 | |
| JP4032927B2 (ja) | 大規模集積回路の初期化回路 | |
| JP2722920B2 (ja) | クロック発振停止制御回路 | |
| JPH01180024A (ja) | 同期式論理回路の制御方式 | |
| JP2001249169A (ja) | テストモード設定回路 |