JPH01241844A

JPH01241844A - 半導体装置

Info

Publication number: JPH01241844A
Application number: JP6814888A
Authority: JP
Inventors: Ryohei Kirisawa; 桐澤　亮平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-24
Filing date: 1988-03-24
Publication date: 1989-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体基板上に設けられた電極に関する。

（従来の技術）従来、半導体基板上にＭＯＳトランジスタ等を形成し、
これに電極及び配線を行なう場合、導電性の材料として
多結晶シリコンが良く用いられた。

しかし、多結晶シリコンでは電気抵抗を下げるのは難し
く、そのため、素子の高速動作を行なう」−で問題があ
った。集積回路で高速に動作を行うためには、出来るだ
け、電極や配線の抵抗を減少して電流の減少を抑える必
要があった。この問題を解決するために、メタル、メタ
ルシリサイドＷ。

Ｗ−Ｔｌ、　Ｗシリサイ１〜或いはＭｏ、ＭＯシリサイ
ドを多結晶シリコン上に形成し抵抗を下げる事が行われ
てきた。２層構造にするのは、上記に示す導電材料だけ
では被覆性が悪くパターンによる基板上の段差が、配線
の段差切れを引き起こすからである。

しかし、この方法では、多結晶シリコン」−が異種の導
電性の材料であるため、この金属配線上にさらに熱酸化
して酸化膜を形成すると、酸化速度か多結晶シリコンと
異なる。そのため、他方で多結晶シリコンの電極を同一
基板上に有する場合、酸化膜厚が両者で異なり、配線間
の耐圧が異なる。

そのため、各配線間の耐圧について注意す必要があった
。

（発明が解決しようとする課題）以上のように、従来の異種導電材料を用いた電極では、
多結晶シリコンとのプロセス上の整合をとる上で難しい
という問題があった。

本発明は、この様な問題を解決した低抵抗の金属配線を
提供すること裂目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明にかかる電極では多結晶シリコンが異種導電材料
をはさんだサンド・ウィッチ構造である。

上側の多結晶シリコンはその表面又は全体が酸化されて
いる。

（作　用）本発明では、低抵抗の異種導電材料の両面を多結晶シリ
コンがはさんでいるため、電極表面を酸化しても、異種
導電材料の表面にある多結晶シリコンが酸化されるため
、酸化速度、膜質は多結晶シリコンと同等のものが得ら
れ、且つ低抵抗の電極ができる。

（実施例）以下、本発明の詳細な説明する。第１図（ａ）〜（ｄ）
は製造工程を示している。また第２図は実際の一柩材去
型Ｅ２ＦＲＯＭに応用した例を示している。

まず第１図で製造工程を説明する。第１図（２〕）は、
通常の工程によって１０〜５０Ω・師のＰ型シリコン基
板１上にフィールド酸化膜２を形成し、第１ゲート酸化
膜３を２００〜４００人の膜厚で形成し、第１層の膜厚
２０００〜４０００人の多結晶シリコンでゲート電極４
を形成する。次に第２ゲート酸化膜５をゲート電極４上
に３００〜１００人形成した後第２層の膜厚１０００〜
３０００人のリンドープ多結晶シリコン６を形成し、そ
の後２０００〜３０００人のＭｏシリサイド７をスパッ
タ法により堆積する（ｂ）。さらに第３層のリン１〜−
プ多結晶シリコン８をＭｏシリサイド上に３００〜１０
００人形成し、所望の形状にパターニングする（ｃ）。

この後熱酸化して、酸化膜を３００〜１０００人形成し
、その上に第４層多結晶シリコン１０を２０００〜４０
００人形成し、所望の形状にパターニングする。この実
施例では第１図が示す様に素子領域のＭＯＳトランジス
タのゲート電極４を多結晶シリコンで形成し素子分離領
域上の配線を多結晶シリコン−Ｍｏシリサイ１へ一多結
晶シリコンのサンド・ウィッチ構造で形成している。従
って、第４層の多結晶シリコンとゲート電極４及び配線
間の酸化膜厚は同一で、しかも、配線の抵抗は低く抑え
る事が出来る。

次に第２図、第３図に一括消去型Ｅ２ＦＲＯＭセルを用
いて説明する。

第２図にセルの平面を示し、第３図に第２図のＡ−Ａ’
　、　Ｂ−Ｂ’　、　Ｃ−Ｃ’　の断面図を示す。

第３図が示す様に一括消去型のＥ２ＰＲＯＭセルでは、
３層のゲート電極からなり、各々、浮遊ゲート１３、消
去ゲート１５、制御ゲー１−１４である。消去ゲート１
５をセルのソース領域１２と電気的に接続し、セルのデ
ータを読み出す場合は、消去ゲ−１〜１５を接地して配
線として用いる。そのため、消去ゲー１〜１５の抵抗は
出来だけ低い方が良い。この様なセル構造の場合、消去
ゲート１５に多結晶シリコン−Ｍｏシリサイド−多結晶
シリコンの３層構造の電極を用いると抵抗を下げる事が
出来有効である。消去ゲ一部１５は浮遊ゲート１３と容
量結合する様に形成すため、消去ゲート１５をパターニ
ングした後、多結晶シリコンで形成された浮遊ゲート１
３の表面の一部が露出する。そしてこの後、熱酸化して
膜厚１５０〜４００人の酸化膜１９を形成し、さらに多
結晶シリコン層１０００〜４０００人で制御ゲー１−１
４を形成する。

この場合多結晶シリコン−Ｍｏシリサイドの消去ゲート
１５を用いると、酸化膜１９の膜厚が浮遊ゲート１３、
消去グー１−１５−トで異なり耐圧が問題となる。

特にＥ２ＰＲＯＭでは電気的に書き替えを行なう時に、
各グー１〜電極間に４〜５ＭＶ／ｃｍの電界がかかる。

−射的にシリサイドの方が酸化速度が遅いため、消去ゲ
ー１−１５と制御ゲー１−１４の耐圧を良くするために
酸化時間を長くすると、多結晶シリコン表面の酸化膜厚
が厚くなってしまい、その上に多結晶シリコンを形成し
て制御ゲート１４を形成しても、浮遊ゲート１３との容
量が小さくなり、書き込みにくくなる。

これに対して多結晶シリコン−Ｍｏシリサイド−多結晶
シリコンのサンド・ウィッチ構造であれば、消去ゲート
１５の表面を多結晶シリコンでおおわれているため、浮
遊ゲー１〜１３の酸化膜厚と同しものが得られる。従っ
て、その上に形成される制御ゲ−１−１４と浮遊ゲー１
−１５の間と消去ゲート１５と浮遊グー１〜１３間の耐
圧はほぼ等しくなり、また浮遊ゲート１３と制御ゲート
１５の容量は十分にとれる。

本実施例では、多結＾ｉ＋１シリコンより低抵抗の導電
材料をＭｏ−シリサイドとしたがメタル、メタルシサイ
ド、　Ｗ、　１ｌ−Ｔｉ、　ＷシリサイドやＭＯも使用
出来る。

また本実施例では、多結晶シリコン上にＭｏシリサイド
、多結晶シリコンと順次積層した後、パターニングを行
なったが、この場合、側壁はＭＯシリサイ１へが露出し
ているため、側壁酸化膜厚が多結晶シリコンと異なる。

つまり、側壁の中央部だけ薄くなり、側壁部の耐圧が減
少する。これを解決するためには、多結晶シリコン、　
Ｍｏシリサイドを形成した後、パターニングして、その
上に酸化膜になる膜厚だけ、多結晶シリコンを形成する
。その後、酸化してＭｏシリサイ１〜上の多結晶シリコ
ンをすべて酸化する。

この実施例を用いると側壁にも多結晶シリコン層がおお
うため、上記で説明した問題は起こらない。

〔発明の効果〕

以上述べたように本発明によれば、多結晶シリコン層よ
りも、低抵抗でその表面を酸化しても、多結晶シリコン
と同一の膜厚、膜質の酸化膜が得られる配線を得る事が
出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す工程の断面図、第２
図は本発明の電極を一括消去型Ｅ２ＰＲＯＭセルに用い
た場合のセルの平面図、第３図は第２図の断面図である
。Ｉ　Ｐ型シリコン基板　　　２　・素子分離絶縁膜３．
２２・・第１ゲート酸化膜　４・ゲート電極５．１８・
第２ゲート酸化膜　６　・第２層多結晶シリコン７・Ｍ
ｏシリサイド　　　　　８　第３層多結晶シリコン９．
２１・第３ゲート絶縁膜　１０・第４層多結晶シリコン
１トドレイン　　　　　　　１２　　ソース１３・浮遊
ゲート　　　　　１４・・制御ゲート１５　　消去ゲー
ト　　　　　１６　　選択ゲー１〜１９・・・第５ゲー
ト酸化膜　　２０・第４ゲート酸化膜１７・・ピッ１〜
線代理人　弁理士　則　近　憲　佑同　　松山光之＜ＣＩ−）（ｂ）ｇ開平１−　Ｚ４１８４４　（４）

Claims

【特許請求の範囲】

（１）半導体基板上に多結晶シリコンと、この多結晶シ
リコンとは異なる導電材料により構成した導電層と、こ
の上に形成した多結晶シリコンの酸化膜よりなる電極を
用いた事を特徴とする半導体装置。
（２）前記異種導電材料は多結晶シリコンよりも低抵抗
な材料で形成されている事を特徴とする請求項１記載の
半導体装置。