JPH01239880A - ヘテロ接合型半導体デバイス及びその製造方法 - Google Patents
ヘテロ接合型半導体デバイス及びその製造方法Info
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- JPH01239880A JPH01239880A JP6570888A JP6570888A JPH01239880A JP H01239880 A JPH01239880 A JP H01239880A JP 6570888 A JP6570888 A JP 6570888A JP 6570888 A JP6570888 A JP 6570888A JP H01239880 A JPH01239880 A JP H01239880A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
変発明は、ヘテロ接合を有する半導体デバイス及びぞの
製造方法に係り、特に電流利得を高く、高速スイッチン
グが可能で、かつプロセス低温化と高集積化に適したヘ
テロ接合型半導体デバイス及びその製造方法に関する。
製造方法に係り、特に電流利得を高く、高速スイッチン
グが可能で、かつプロセス低温化と高集積化に適したヘ
テロ接合型半導体デバイス及びその製造方法に関する。
ｐｎ接合を有するシリコンバイポーラデバイスとして、
ダイオードもしくはトランジスタを基本構造とする整流
素子、スイッチング素子、パワー素子および集積化した
論理又はメモリー素子が知られている。
ダイオードもしくはトランジスタを基本構造とする整流
素子、スイッチング素子、パワー素子および集積化した
論理又はメモリー素子が知られている。
この様なバイポーラデバイス特にトランジスタタの性能
、特に電流利得やスイッチング速度の向上は主としてＷ
ｉ綱加工技術の改善で進められたが限界に近づきつつあ
る。特に、電流利得を増大できれば必要最小限の電流利
得でより亮いベース濃度が可能となる。これは、より低
いベース抵抗を意味し、結果としてより高速のスイッチ
ングが可能なトランジスタを実現できることになる。こ
の電流利得を増大するには９本発明のヘテロ接合型構造
を用い、エミッタ部への少数キャリヤの注入を抑制する
ことが実現できる。
、特に電流利得やスイッチング速度の向上は主としてＷ
ｉ綱加工技術の改善で進められたが限界に近づきつつあ
る。特に、電流利得を増大できれば必要最小限の電流利
得でより亮いベース濃度が可能となる。これは、より低
いベース抵抗を意味し、結果としてより高速のスイッチ
ングが可能なトランジスタを実現できることになる。こ
の電流利得を増大するには９本発明のヘテロ接合型構造
を用い、エミッタ部への少数キャリヤの注入を抑制する
ことが実現できる。
ヘテロ接合構造を用いる方法として、非晶質シリコンを
エミッタに用いたもの（Ｍ 、 Ｇ ｈａｎｎａｎ 。
エミッタに用いたもの（Ｍ 、 Ｇ ｈａｎｎａｎ 。
ｅｔ ａｌ、、 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎ ＤｅｖｉｃｅｓＭｅｅｔｉｎｇ、 Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ｐ、７４６（１９８４
））や微結晶シリコンをエミッタとして用いたも（藤岡
他、通信学会技報Ｖｏ１．８７． Ｎｎ１１５． ｐ、
７１．１９８７）が発表されている。その概念図を第２
図に示す。この例は、ｐ型ベース層上に禁制帯幅の広い
ｎ゛型エミッタ層を形成した場合である 〔発明が解決しようとする課題］ 上記従来技術においては、電流利得が１０〜数１００程
度であり、有性実用化されているバイポーラトランジス
タの２００以上に比し著しく大きいとは言えない。この
問題は、第２図に示した様に主として該ヘテロ接合層と
結晶シリコンの界面での欠陥の存在及び該ヘテロ接合層
自体の高抵抗値に起因する。
ｃｔｒｏｎ ＤｅｖｉｃｅｓＭｅｅｔｉｎｇ、 Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ｐ、７４６（１９８４
））や微結晶シリコンをエミッタとして用いたも（藤岡
他、通信学会技報Ｖｏ１．８７． Ｎｎ１１５． ｐ、
７１．１９８７）が発表されている。その概念図を第２
図に示す。この例は、ｐ型ベース層上に禁制帯幅の広い
ｎ゛型エミッタ層を形成した場合である 〔発明が解決しようとする課題］ 上記従来技術においては、電流利得が１０〜数１００程
度であり、有性実用化されているバイポーラトランジス
タの２００以上に比し著しく大きいとは言えない。この
問題は、第２図に示した様に主として該ヘテロ接合層と
結晶シリコンの界面での欠陥の存在及び該ヘテロ接合層
自体の高抵抗値に起因する。
本発明の目的は、前記従来技術の欠点が無く、かつ電流
利得が大きいヘテロ接合型半導体デバイス及びその製造
方法を提供することにある。
利得が大きいヘテロ接合型半導体デバイス及びその製造
方法を提供することにある。
上記目的は、第１図に示すようにｐ型半導体に配向しか
つ禁制帯幅傾斜型ｎ″層を半導体デバイスに形成するこ
とにより達成される。
つ禁制帯幅傾斜型ｎ″層を半導体デバイスに形成するこ
とにより達成される。
又、ｎ型半導体層上にｐ゛型ヘテロ半導体層を形成した
場合も同様である。
場合も同様である。
この傾斜形禁制帯を有しかつ配向した半導体層の形成法
として、プラズマＣＶＤ法、スパッタリング法、熱ＣＶ
Ｄ法、光ＣＶＤ法や分子線蒸着法などがある。
として、プラズマＣＶＤ法、スパッタリング法、熱ＣＶ
Ｄ法、光ＣＶＤ法や分子線蒸着法などがある。
シリコンを用いる場合、この半導体層の形成として、特
にシラン系ガスのプラズマＣＶＤ法を用いれば、ガスの
種類、ガス濃度やプラズマＣＶＤの条件により、結晶粒
子の大きさ、配向性や精白構造を変え禁制帯幅を変化さ
せることができる。
にシラン系ガスのプラズマＣＶＤ法を用いれば、ガスの
種類、ガス濃度やプラズマＣＶＤの条件により、結晶粒
子の大きさ、配向性や精白構造を変え禁制帯幅を変化さ
せることができる。
プラズマＣＶＤ法には、０．１〜１０Ｔｏｒｒ近傍で反
応を行うグロー放電法とより低真空の１０−４〜１Ｏ−
３Ｔｏｒｒで反応を行う電子サイクロトロン共鳴（ＥＣ
Ｒ）法がある。特に、シリコンを含有するソースガスに
対し過剰に水素を含む混合ガスを用いることにより、プ
ラズマ反応で生じた活性水素ラジカルによるシリコン半
導体表面のクリーニングにより清浄面が得られた配向性
を有するシリコンヘテロ半導体層の成長が可能となる。
応を行うグロー放電法とより低真空の１０−４〜１Ｏ−
３Ｔｏｒｒで反応を行う電子サイクロトロン共鳴（ＥＣ
Ｒ）法がある。特に、シリコンを含有するソースガスに
対し過剰に水素を含む混合ガスを用いることにより、プ
ラズマ反応で生じた活性水素ラジカルによるシリコン半
導体表面のクリーニングにより清浄面が得られた配向性
を有するシリコンヘテロ半導体層の成長が可能となる。
又、この方法を使えば、禁制帯幅の異なる半導体層の積
層化が可能で、任意のバンド構造を持つヘテロ接合を形
成できる。特に、界面に下部半導体層と同一の禁制帯幅
を有する半導体層を形成後禁制帯幅の広い半導体層を存
在させれば界面近傍の欠陥密度が減少し該半導体層への
少数キャリヤの注入が効果的に抑制される。
層化が可能で、任意のバンド構造を持つヘテロ接合を形
成できる。特に、界面に下部半導体層と同一の禁制帯幅
を有する半導体層を形成後禁制帯幅の広い半導体層を存
在させれば界面近傍の欠陥密度が減少し該半導体層への
少数キャリヤの注入が効果的に抑制される。
禁制帯域が膜厚方向で連続的に変化する傾斜形禁制帯幅
構造のヘテロ半導体層の製造方法゛こして次の２種があ
る。
構造のヘテロ半導体層の製造方法゛こして次の２種があ
る。
（１）低温でのプラズマＣＶＤ法で結晶基板上に微結晶
シリコンを成長する方法。
シリコンを成長する方法。
（２）プラズマＣＶＤ法で炭素を添加して禁制帯幅を制
御する方法。
御する方法。
この結晶シリコンを含む半導体層中に水素を導入すれば
該半導体層中の欠陥を電気的に不活性にすることができ
る。かかる水素を導入した半導体層はプラズマＣＶＤ法
又は熱ＣＶＤ法で形成した結晶化シリコン半導体層の水
素処理（プラズマ又は水素イオン打ち込み）で形成する
ことが可能である。
該半導体層中の欠陥を電気的に不活性にすることができ
る。かかる水素を導入した半導体層はプラズマＣＶＤ法
又は熱ＣＶＤ法で形成した結晶化シリコン半導体層の水
素処理（プラズマ又は水素イオン打ち込み）で形成する
ことが可能である。
シリコンを用いた場合を例にとり、第１図を用いて説明
する。
する。
第１図は、ｐ形単結晶シリコンベース層上に配向したｎ
形結晶シリコンが存在するトランジスタ構造の場合で、
ｐｎホモ接合とヘテロ接合界面が実質的に分離されてい
る構造のため界面準位の影響を受けにくくなっている。
形結晶シリコンが存在するトランジスタ構造の場合で、
ｐｎホモ接合とヘテロ接合界面が実質的に分離されてい
る構造のため界面準位の影響を受けにくくなっている。
又、ｎ形単結晶シリコン層はベース層と同一の禁制帯幅
又は傾斜型禁制帯幅を有することによりベースから注入
された正孔のｎ″ｎｎヘテロ接合ｎ″ｐｐホモ接合再結
合が抑制され、ベース電流の低減をもたらし、トランジ
スタの電流利得の増加を実現できる。
又は傾斜型禁制帯幅を有することによりベースから注入
された正孔のｎ″ｎｎヘテロ接合ｎ″ｐｐホモ接合再結
合が抑制され、ベース電流の低減をもたらし、トランジ
スタの電流利得の増加を実現できる。
以下、本発明の詳細な説明する。
実施例１゜
ＮＰＮ型トランジスタ素子への本発明の適用例につき、
第３図を用いて説明する。
第３図を用いて説明する。
１．２．と３はそれぞれベース電極、エミッタ電極及び
コレクタ電極である。Ｐ゛形半導体４、ｐ形ベース部５
及びｎ−ｎ”形コレクタ部６はイオン打ち込みの熱処理
により作られ、それらの各製法は公知の技術を用いるこ
とができる。Ｎ°形エミッタ一部７はｐ形ベース部５上
に設けられ、５と７間にヘテロ接合を形成する。
コレクタ電極である。Ｐ゛形半導体４、ｐ形ベース部５
及びｎ−ｎ”形コレクタ部６はイオン打ち込みの熱処理
により作られ、それらの各製法は公知の技術を用いるこ
とができる。Ｎ°形エミッタ一部７はｐ形ベース部５上
に設けられ、５と７間にヘテロ接合を形成する。
該ヘテロ接合半導体７を形成するため、プラズマ化学蒸
着法を用いた。この方法では、５ｉＨ４−Ｈ２系の混合
ガス（モル比 １：５０）、ドーパントＰＨ３（ＰＨ：
ｌ／Ｈ２＝１０００ｐ ｐｍ）を用い、０ 、１〜ｌ
Ｔｏｒｒの低真空下で１３ Ｍ Ｈｚの高周波電界を印
加しプラズマ反応を行う。基板をＲＣＡ洗浄、フッ酸処
理、水洗後直ちに反応炉へ挿入する。基板温度１００〜
４００℃とする。
着法を用いた。この方法では、５ｉＨ４−Ｈ２系の混合
ガス（モル比 １：５０）、ドーパントＰＨ３（ＰＨ：
ｌ／Ｈ２＝１０００ｐ ｐｍ）を用い、０ 、１〜ｌ
Ｔｏｒｒの低真空下で１３ Ｍ Ｈｚの高周波電界を印
加しプラズマ反応を行う。基板をＲＣＡ洗浄、フッ酸処
理、水洗後直ちに反応炉へ挿入する。基板温度１００〜
４００℃とする。
基板温度１００℃以下で作成した膜の品質は悪く、又４
００℃以上の膜は欠陥準位が多い。後者の原因は膜中に
存在する水素の離脱に起因する。得られたｎ゛形ヘテロ
半導体層は全体として基板に配向している結晶で、比抵
抗ｏ、ｏｏｉΩ・ｃｍであった。得られたヘテロ接合ト
ランジスタの電流利得は１０００と良好な値を示した。
００℃以上の膜は欠陥準位が多い。後者の原因は膜中に
存在する水素の離脱に起因する。得られたｎ゛形ヘテロ
半導体層は全体として基板に配向している結晶で、比抵
抗ｏ、ｏｏｉΩ・ｃｍであった。得られたヘテロ接合ト
ランジスタの電流利得は１０００と良好な値を示した。
実施例２、
電子サイクロトロン共鳴式プラズマＣＶＤ法を用いたＮ
゛形エミッタ部７の製造方法につき、第３図を用いて説
明する。
゛形エミッタ部７の製造方法につき、第３図を用いて説
明する。
該ヘテロ接合半導体７を形成するため、電子サイクロト
ロン共鳴式プラズマ化学蒸着法を用いた。
ロン共鳴式プラズマ化学蒸着法を用いた。
この方法では、５ｉＨ４−Ｈ２系の混合ガス（モル比１
： ５０）、 ドーパントＰ Ｈ３／Ｈ２＝ １０
００ｐｐｍ）を用い、１０−４〜１０−３Ｔｏｒｒの低
真空下でマイクロ波イオン源を用いたプラズマ反応を行
う。基板をＲＣＡ洗浄、フッ酸処理、水洗後直ちに反応
炉へ挿入する。基板温度１００〜４００℃とする。基板
温度１００℃以下で作成した膜の品質は悪く、又４００
℃以下の膜と欠陥準位が多い。後者の原因は膜中に存在
する水素の離脱に起因する。得られたｎ゛形ヘテロ半導
体層は全体として基板に配向している結晶で、 比抵抗０．００１Ω・ｃｍであった。得られたヘテロ接
合トランジスタの電流利得は１５００と良好な値を示し
た。
： ５０）、 ドーパントＰ Ｈ３／Ｈ２＝ １０
００ｐｐｍ）を用い、１０−４〜１０−３Ｔｏｒｒの低
真空下でマイクロ波イオン源を用いたプラズマ反応を行
う。基板をＲＣＡ洗浄、フッ酸処理、水洗後直ちに反応
炉へ挿入する。基板温度１００〜４００℃とする。基板
温度１００℃以下で作成した膜の品質は悪く、又４００
℃以下の膜と欠陥準位が多い。後者の原因は膜中に存在
する水素の離脱に起因する。得られたｎ゛形ヘテロ半導
体層は全体として基板に配向している結晶で、 比抵抗０．００１Ω・ｃｍであった。得られたヘテロ接
合トランジスタの電流利得は１５００と良好な値を示し
た。
実施例３゜
実施例１のｎ゛エミツタ部７して、傾斜型禁制帯幅を有
するヘテロ半導体層を用いる場合につき説明する。
するヘテロ半導体層を用いる場合につき説明する。
該ヘテロ半導体を形成するため、
Ｓ １Ｈ４−ＣＨ４−Ｈ２系混合ガス中のプラズマＣＶ
Ｄ法を用いた。この方法では、５ｉＨ４−ＣＨ４−Ｈ２
系の混合ガス（モル比 １：ｘ：５０）、ドーパントＰ
Ｈ３（ＰＨ３／Ｈ３＝１０００ ｐ ｐｍ）を用い、０
．１〜ＩＴｏｒｒの低真空下で１３ＭＨ２の高周波電界
を印加しプラズマ反応を行う。なお、高周波パワー密度
は０．１〜２Ｗ／ｃｍ”が好ましい。基板をＲＣＡ洗浄
、フッ酸処理、水洗後直ちに反応炉へ挿入する。基板温
度１００〜４００℃好ましくは１５０〜４００℃とし、
最初Ｓ ｉ Ｈ４Ｈ２系の混合ガス、次いでＳ １Ｈ４
−ＣＨ４−Ｈ２含有量を増加して半導体層の禁制帯幅を
増加させる。基板温度１００℃以下で作成した膜の品質
は悪く、又４００°Ｃ以上の膜は欠陥準位が多い。後者
の原因は膜中に存在する水素の離脱に起因する。得られ
たｎ゛形ヘテロ半導体層は全体として基板に配向してい
る結晶で、比抵抗０．００３Ω・ｃｍであった。得られ
たヘテロ接合トランジスタの電流利得は７００と良好な
値を示した。
Ｄ法を用いた。この方法では、５ｉＨ４−ＣＨ４−Ｈ２
系の混合ガス（モル比 １：ｘ：５０）、ドーパントＰ
Ｈ３（ＰＨ３／Ｈ３＝１０００ ｐ ｐｍ）を用い、０
．１〜ＩＴｏｒｒの低真空下で１３ＭＨ２の高周波電界
を印加しプラズマ反応を行う。なお、高周波パワー密度
は０．１〜２Ｗ／ｃｍ”が好ましい。基板をＲＣＡ洗浄
、フッ酸処理、水洗後直ちに反応炉へ挿入する。基板温
度１００〜４００℃好ましくは１５０〜４００℃とし、
最初Ｓ ｉ Ｈ４Ｈ２系の混合ガス、次いでＳ １Ｈ４
−ＣＨ４−Ｈ２含有量を増加して半導体層の禁制帯幅を
増加させる。基板温度１００℃以下で作成した膜の品質
は悪く、又４００°Ｃ以上の膜は欠陥準位が多い。後者
の原因は膜中に存在する水素の離脱に起因する。得られ
たｎ゛形ヘテロ半導体層は全体として基板に配向してい
る結晶で、比抵抗０．００３Ω・ｃｍであった。得られ
たヘテロ接合トランジスタの電流利得は７００と良好な
値を示した。
実施例４゜
実施例１〜３に記載した配向した結晶ＳｉのプラズマＣ
ＶＤ条件に関して詳細に検討した。
ＶＤ条件に関して詳細に検討した。
検討した条件は、Ｓ ｉＨ４／８２モル比、基板温度と
高周波パワー密度である。Ｓ ｉＨ４／Ｈ２モル比と基
板温度を変数として成長したＳｉ膜の結晶性につき第４
図に示す。この図中の○印は基板に配向した結晶Ｓｉ膜
が得られた領域、Ｘ印は非配向のＳｉ膜が得られた領域
を示す。
高周波パワー密度である。Ｓ ｉＨ４／Ｈ２モル比と基
板温度を変数として成長したＳｉ膜の結晶性につき第４
図に示す。この図中の○印は基板に配向した結晶Ｓｉ膜
が得られた領域、Ｘ印は非配向のＳｉ膜が得られた領域
を示す。
他方、ＳｉＨ４／Ｈ２モル比と高周波パワー密度に関し
、実験した結果を第５図に示す。第４図と同様に、Ｏ印
は基板に配向した結晶Ｓｉ膜が得られた領域を示してい
る。
、実験した結果を第５図に示す。第４図と同様に、Ｏ印
は基板に配向した結晶Ｓｉ膜が得られた領域を示してい
る。
これらのＯ印の領域で成長した配向性を有する膜はヘテ
ロ接合トランジスタ用のＳｉ膜として適している。
ロ接合トランジスタ用のＳｉ膜として適している。
本発明によれば、電流利得が高くかつエミッタ抵抗を小
さくできるので高速スイッチングトランジスタの製造が
可能である。また、このヘテロ接合型トランジスタを用
いれば各種電子装置の高集化、高遇能化、小型化などに
寄与できる。
さくできるので高速スイッチングトランジスタの製造が
可能である。また、このヘテロ接合型トランジスタを用
いれば各種電子装置の高集化、高遇能化、小型化などに
寄与できる。
第１図は本発明の詳細な説明するための図、第３図は本
発明の基本構成を示す図、第４図及び第５図は、本発明
に係るデバイスの製造方法を説明するための図である。 第２図は従来の原理を説明するための図である。 １・・・・・・ベース電極、２・・・・・・エミッター
電極。 ３・・・・・・コレクタ電極、４と５・・・・・・ベー
ス部、６・・・・・・コレクタ部、７・・・・・・エミ
ッタ部。 二人 項ｚｌｌ ＄２田 ＄ｓｒＢ
発明の基本構成を示す図、第４図及び第５図は、本発明
に係るデバイスの製造方法を説明するための図である。 第２図は従来の原理を説明するための図である。 １・・・・・・ベース電極、２・・・・・・エミッター
電極。 ３・・・・・・コレクタ電極、４と５・・・・・・ベー
ス部、６・・・・・・コレクタ部、７・・・・・・エミ
ッタ部。 二人 項ｚｌｌ ＄２田 ＄ｓｒＢ
Claims (1)
- 【特許請求の範囲】 １、導電型が異なる少なくとも一種の結晶シリコン半導
体と他の半導体から構成されたヘテロ接続合型半導体デ
バイスであって、上記結晶シリコン半導体の少なくとも
一方に上記結晶シリコン半導体とは異なる導電型を有し
、上記結晶シリコン半導体に配向した他の半導体とを有
することを特徴とするヘテロ接合型半導体デバイス。 ２、特許請求の範囲第１項に記載のヘテロ接合型半導体
デバイスにおいて、前記結晶シリコン半導体の少なくと
も一方にこの結晶シリコン半導体とは異なる導電型を有
し、前記結晶シリコン半導体に配向しかつ禁制帯幅が膜
厚と共に増加する傾斜形禁制帯幅構造を有する他の半導
体から構成されたことを特徴とするヘテロ接合型半導体
デバイス。 ３、上記ヘテロ接合型半導体デバイスにおいて、該結晶
シリコン半導体の少なくとも一方に該結晶シリコンとは
異なる導電型を有し、該結晶シリコン半導体に配向しか
つ少なくとも炭素を添加することにより禁制帯幅が膜厚
と共に増加する傾斜型禁制帯幅構造を有することを特徴
とする特許請求の範囲第２項記載のヘテロ接合型 半導体デバイス。 ４、上記ヘテロ接合型半導体デバイスにおいて、結晶シ
リコン半導体として単結晶を用いることを特徴とする特
許請求の範囲第１項から第３項記載のヘテロ接合型半導
体デバイス。 ５、上記ヘテロ接合型半導体デバイスにおける結晶シリ
コン半導体層の製法として、結晶基板を用い、シリコン
を含有するソースガスに対し過剰に水素を含む混合ガス
中でのプラズマＣＶＤ法により配向した結晶シリコン半
導体層を形成することを特徴とする上記特許請求の範囲
第１項から第４項記載のヘテロ接合型半導体デバイスの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6570888A JPH01239880A (ja) | 1988-03-22 | 1988-03-22 | ヘテロ接合型半導体デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6570888A JPH01239880A (ja) | 1988-03-22 | 1988-03-22 | ヘテロ接合型半導体デバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239880A true JPH01239880A (ja) | 1989-09-25 |
Family
ID=13294790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6570888A Pending JPH01239880A (ja) | 1988-03-22 | 1988-03-22 | ヘテロ接合型半導体デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5094964A (en) * | 1989-05-02 | 1992-03-10 | Kabushiki Kaisha Toshiba | Method for manufacturing a bipolar semiconductor device |
-
1988
- 1988-03-22 JP JP6570888A patent/JPH01239880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5094964A (en) * | 1989-05-02 | 1992-03-10 | Kabushiki Kaisha Toshiba | Method for manufacturing a bipolar semiconductor device |
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