JPS6325970A - シリコン半導体デバイス - Google Patents
シリコン半導体デバイスInfo
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- JPS6325970A JPS6325970A JP16791786A JP16791786A JPS6325970A JP S6325970 A JPS6325970 A JP S6325970A JP 16791786 A JP16791786 A JP 16791786A JP 16791786 A JP16791786 A JP 16791786A JP S6325970 A JPS6325970 A JP S6325970A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ペテロ接合を有するシリコンバイポーラ半導
体表置に係り、特に電流利得および遮断周波数が大きく
、かつプロセス低温化と高集積化に適した構造に関する
。
体表置に係り、特に電流利得および遮断周波数が大きく
、かつプロセス低温化と高集積化に適した構造に関する
。
ｐｎ接合を有するシリコンバイポーラデバイスとして、
ダイオードもしくはトランジスタを基本構造とする整流
素子、スイッチング素子、パワー素子および集積化した
論理又はメモリ素子などが知られている。第１例はｎ
” ／ ｐ ／ ｐ十型ダイオード構造で、第２例はｎ
ｐｎ型トランジスタ構造である。
ダイオードもしくはトランジスタを基本構造とする整流
素子、スイッチング素子、パワー素子および集積化した
論理又はメモリ素子などが知られている。第１例はｎ
” ／ ｐ ／ ｐ十型ダイオード構造で、第２例はｎ
ｐｎ型トランジスタ構造である。
この様なバイポーラデバイスの性能、特に遮断周波数や
電流利得の向上は主として微細加工技術の改善で進めら
れたが限界に近づきつつある。特に、バイポーラトラン
ジスタの遮断周波数はエミッタ・ベース接合部の時定数
、ベース層の走行時間、コレクタ空乏層、の走行時間、
ベース・コレクタ接合部の時定数などに依存するが、微
細化された最近のトランジスタ構造では、エミッタ・ベ
ース接合部における時定数の影響が最も大きい。この時
定数を減少するには、木兄、明のへテロ接合構造を用い
、エミッタに該当するｎ型Ｓｉ半導体層の厚さを極めて
薄くすることで実現できる。
電流利得の向上は主として微細加工技術の改善で進めら
れたが限界に近づきつつある。特に、バイポーラトラン
ジスタの遮断周波数はエミッタ・ベース接合部の時定数
、ベース層の走行時間、コレクタ空乏層、の走行時間、
ベース・コレクタ接合部の時定数などに依存するが、微
細化された最近のトランジスタ構造では、エミッタ・ベ
ース接合部における時定数の影響が最も大きい。この時
定数を減少するには、木兄、明のへテロ接合構造を用い
、エミッタに該当するｎ型Ｓｉ半導体層の厚さを極めて
薄くすることで実現できる。
ヘテロ接合構造を用いる方法として、非晶質シリコンを
エミッタに用いたものが発表されている（インターナシ
旦ナルエレクトロンデバイスミーティング、テクニカル
ダイジェスト。
エミッタに用いたものが発表されている（インターナシ
旦ナルエレクトロンデバイスミーティング、テクニカル
ダイジェスト。
（１９８４年）第７４６頁（Ｍ 、 Ｇｈａｎｎａｎ
ｅｔ ａｌ、 ＋Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｊｒｏｎ Ｄｅｖｉｃｅ ＭｅｅヒｉＢ 。
ｅｔ ａｌ、 ＋Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｊｒｏｎ Ｄｅｖｉｃｅ ＭｅｅヒｉＢ 。
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、、 ｐ、７
４ ６ （１９８４）） 参照）。このへテロ接合
素子では、電流利得として約１４の値が得られている。
４ ６ （１９８４）） 参照）。このへテロ接合
素子では、電流利得として約１４の値が得られている。
上記従来技術においては、電流利得が１４程度であり、
現在実用化されているバイポーラトランジスタの２００
以上に比し小さいと言う間頭がある。この問題は主とし
て非晶質シリコンと結晶シリコン界面での欠陥の存在及
び非晶質シリコンの高比抵抗値に起因する。
現在実用化されているバイポーラトランジスタの２００
以上に比し小さいと言う間頭がある。この問題は主とし
て非晶質シリコンと結晶シリコン界面での欠陥の存在及
び非晶質シリコンの高比抵抗値に起因する。
本発明の目的は、前記従来技術の欠点が無く。
かつ電流利得及び遮断周波数が大きいなど、特性の秀れ
た半導体デバイスの構造を提供することにある。
た半導体デバイスの構造を提供することにある。
上記目的は１例として第１図及び第２図に示したｎ中層
として、あるいは第３図に示したｐ中層として、ヘテロ
接合を形成した半導体デバイスとし、このｎ＋もしくは
ｐ十形半導体層として、結晶性Ｓｔと禁制帯幅の異なる
他の半導体から１ｉＩ！成された半導体層とすることに
よって達成される。
として、あるいは第３図に示したｐ中層として、ヘテロ
接合を形成した半導体デバイスとし、このｎ＋もしくは
ｐ十形半導体層として、結晶性Ｓｔと禁制帯幅の異なる
他の半導体から１ｉＩ！成された半導体層とすることに
よって達成される。
この結晶性Ｓｔと禁制帯幅の異なる他の半導体を含む半
導体層、とくに非晶質と微結晶の混合Ｓｉの形成法とし
て、プラズマＣＶＤ法、スパッタリング法、熱ＣＶＤ法
、光ＣＶＤ法や分子線蒸着法などがある。
導体層、とくに非晶質と微結晶の混合Ｓｉの形成法とし
て、プラズマＣＶＤ法、スパッタリング法、熱ＣＶＤ法
、光ＣＶＤ法や分子線蒸着法などがある。
この結晶性Ｓｔを含む半導体層中に水素を導入すれば該
半導体層中の欠陥を電気的に不活性にすることができる
。かかる水素を導入した半導体層はスパッタリング法又
は熱ＣＶＤ法で形成した結晶化Ｓｉ半導体層の水素処理
（プラズマ又は水素イオン打込みなど）で形成すること
が可能である。
半導体層中の欠陥を電気的に不活性にすることができる
。かかる水素を導入した半導体層はスパッタリング法又
は熱ＣＶＤ法で形成した結晶化Ｓｉ半導体層の水素処理
（プラズマ又は水素イオン打込みなど）で形成すること
が可能である。
この半導体層の形成として、シラン系ガスのプラズマＣ
ＶＤ法を用いれば、通常１．４〜１．８ｅＶの禁制帯幅
が得られるが、ガスの種類、ガス濃度やプラズマＣＶＤ
の条件により、結晶粒子の大きさや結晶量の割合を変え
禁制帯幅を変化させることができる。この膜の結晶域以
外の領域は主として非晶質であり、従ってそれらの割合
により該半導体膜の実効的な禁制帯幅が変化する。
ＶＤ法を用いれば、通常１．４〜１．８ｅＶの禁制帯幅
が得られるが、ガスの種類、ガス濃度やプラズマＣＶＤ
の条件により、結晶粒子の大きさや結晶量の割合を変え
禁制帯幅を変化させることができる。この膜の結晶域以
外の領域は主として非晶質であり、従ってそれらの割合
により該半導体膜の実効的な禁制帯幅が変化する。
又、この方法を使えば、禁制布幅の異なる半導体層の積
層化が可能で、任意のバンド構造を持つヘテロ接合を形
成できる。特に、界面に禁制帯幅の広い半導体薄層を界
在させれば該半導体薄層への少数キャリヤの注入が効果
的に防止される。
層化が可能で、任意のバンド構造を持つヘテロ接合を形
成できる。特に、界面に禁制帯幅の広い半導体薄層を界
在させれば該半導体薄層への少数キャリヤの注入が効果
的に防止される。
該シリコンへテロ半導体と結晶シリコン膜とのへテロ接
合作用の特徴を第１図、第２図と第３図を用いて説明す
る。
合作用の特徴を第１図、第２図と第３図を用いて説明す
る。
第１図は、Ｎ十形へテロ半導体（例えば、μＣ−５ｉ：
微結晶Ｓｉ）とＰ形単結晶Ｓｉとのへテロ接合のバンド
構造図である。プラズマＣＶＤ法で形成したＮ十形微結
晶Ｓｉの禁制帯幅な実効的に約１．４ｅＶで、結晶部（
Ｅｇ＝１．１ｅＶ）と非晶臀部（Ｅｇ＝１．８ ｅＶ）
から構成されている事が知られている。このため、正孔
のエミツタ層への注入が阻止される。第２図は、該Ｎ十
形へテロ半導体とＰ形単結晶Ｓｔの界面にＮ形単結晶Ｓ
ｉ層が存在するトランジスタ構造の場合で。
微結晶Ｓｉ）とＰ形単結晶Ｓｉとのへテロ接合のバンド
構造図である。プラズマＣＶＤ法で形成したＮ十形微結
晶Ｓｉの禁制帯幅な実効的に約１．４ｅＶで、結晶部（
Ｅｇ＝１．１ｅＶ）と非晶臀部（Ｅｇ＝１．８ ｅＶ）
から構成されている事が知られている。このため、正孔
のエミツタ層への注入が阻止される。第２図は、該Ｎ十
形へテロ半導体とＰ形単結晶Ｓｔの界面にＮ形単結晶Ｓ
ｉ層が存在するトランジスタ構造の場合で。
ＰＮホモ接合とへテロ接合界面が分離さ九でいるため界
面準位の影響を受けにくい構造となっている。この場合
も、Ｎ形単結晶Ｓｉ層を充分に薄くすればＮ＋Ｎヘテロ
接合で注入された正孔の増加が阻止される。第３図は、
ｐ十形へテロ半導体とＮ形単結晶Ｓｉとのへテロ接合で
、第１図と第２図と同様な機構で電子のＰ十形半導体へ
の注入が防止される。
面準位の影響を受けにくい構造となっている。この場合
も、Ｎ形単結晶Ｓｉ層を充分に薄くすればＮ＋Ｎヘテロ
接合で注入された正孔の増加が阻止される。第３図は、
ｐ十形へテロ半導体とＮ形単結晶Ｓｉとのへテロ接合で
、第１図と第２図と同様な機構で電子のＰ十形半導体へ
の注入が防止される。
又、本発明では、ヘテロ半導体層として結晶質を含む半
導体を用いることにより従来問題であったヘテロ半導体
層の抵抗値を著しく低減し高周波特性を改善できる。
導体を用いることにより従来問題であったヘテロ半導体
層の抵抗値を著しく低減し高周波特性を改善できる。
以上のへテロ構造の採用で、トランジスタの電流利得を
増大できる。電流利得（ｈｐ。）は次式で記載できる。
増大できる。電流利得（ｈｐ。）は次式で記載できる。
ＩＣとよりは第２図に示したコレクター電流とベース電
流である。前述のごとく、Ｎ＋形へテロ半導体の存在で
ベース電流の注入が低減し、電流利得を増大できる。
流である。前述のごとく、Ｎ＋形へテロ半導体の存在で
ベース電流の注入が低減し、電流利得を増大できる。
以下、本発明の詳細な説明する。
実施例１゜
ＮＰＮ型トランジスタ素子への本発明の適用例につき、
第４図を用いて説明する。
第４図を用いて説明する。
１．２と３はそ九ぞ九ベース電極、エミッタ電極及びコ
レクタ電極である。Ｐ形ベース部４、及びＮ−Ｎ＋形コ
レクタ部５はイオン打込みの熱処理により作られそれら
の製法は公知である。Ｎ＋形エミッタ部６はＰ形ベース
部４上に設けられ、ヘテロ接合半灘体から成り、４と６
間にヘテロ接合を形成する。
レクタ電極である。Ｐ形ベース部４、及びＮ−Ｎ＋形コ
レクタ部５はイオン打込みの熱処理により作られそれら
の製法は公知である。Ｎ＋形エミッタ部６はＰ形ベース
部４上に設けられ、ヘテロ接合半灘体から成り、４と６
間にヘテロ接合を形成する。
該ヘテロ半溝体６を形成するため、プラズマ化学蒸着法
を用いた。この方法では、５ｉＨａ−）（ｚ系の混合ガ
ス（モル比１：３０）、 ドーパントとしてＰＨ３（
ＰＨ３／ＳｉＨａ＝２０００ｐｐｍ）を用い、１〜３Ｔ
ｏｒｒの低真空下で１３ＭＨｚの高周波電界を印加しプ
ラズマ反応を行う。基Ｆｉ湿温度００〜３００℃とする
。得ら九たＮ＋形へテロ半導体層は全体として微結晶状
で、比抵抗は０．１〜１Ω・ｃｎ＋であった。得られた
ベテロ接合トランジスタの電流利得は５００と良好な値
を示した。
を用いた。この方法では、５ｉＨａ−）（ｚ系の混合ガ
ス（モル比１：３０）、 ドーパントとしてＰＨ３（
ＰＨ３／ＳｉＨａ＝２０００ｐｐｍ）を用い、１〜３Ｔ
ｏｒｒの低真空下で１３ＭＨｚの高周波電界を印加しプ
ラズマ反応を行う。基Ｆｉ湿温度００〜３００℃とする
。得ら九たＮ＋形へテロ半導体層は全体として微結晶状
で、比抵抗は０．１〜１Ω・ｃｎ＋であった。得られた
ベテロ接合トランジスタの電流利得は５００と良好な値
を示した。
実施例２゜
実施例１のＮ十エミッタ部６として、積層形へテロ半導
体を用いる場合につき説明する。
体を用いる場合につき説明する。
該ヘテロ半導体を形成するため、光ＣＶＤ法を用いた。
この方法では、低圧水銀ランプからの紫外光線を反応ガ
スに照射し、光分解により半導体層を形成する。
スに照射し、光分解により半導体層を形成する。
結晶性の良好なＳｉ層を形成するためには、５ｉ２ＨＦ
ｌ−３ｉＨ２Ｆ２−Ｈ２系ガスを用いれば良い。特に、
（１００）単結晶面上で化学堆積を行うと単結晶層が得
られる。５ｉ２ｔ−ｔ、 Ｈ２系ガスでは、そのモル
比を変えると禁制布幅の広い非晶質Ｓｉ層から微結晶Ｍ
迄種々の膜が得られる。
ｌ−３ｉＨ２Ｆ２−Ｈ２系ガスを用いれば良い。特に、
（１００）単結晶面上で化学堆積を行うと単結晶層が得
られる。５ｉ２ｔ−ｔ、 Ｈ２系ガスでは、そのモル
比を変えると禁制布幅の広い非晶質Ｓｉ層から微結晶Ｍ
迄種々の膜が得られる。
以上の既知の事実を用い、ベース部４上に先ずＮ形凰結
晶Ｓｉ層、ついで反応ガスを変えてＮ形非晶質Ｓｉ層、
ついで前の反応ガスに戻し結晶性Ｓｉ層と順次に成長を
行って１１Ｉ層型Ｓｔヘテロ半導体層を形成した。作製
したトランジスタの電流利得は約１００と良好な値を示
した。
晶Ｓｉ層、ついで反応ガスを変えてＮ形非晶質Ｓｉ層、
ついで前の反応ガスに戻し結晶性Ｓｉ層と順次に成長を
行って１１Ｉ層型Ｓｔヘテロ半導体層を形成した。作製
したトランジスタの電流利得は約１００と良好な値を示
した。
実施例３゜
ＰＮＰ型トランジスタへの適用例について述べる。実施
例１のベース部としてＮ形半導体を用いＰ形のへテロ半
導体エミッタを形成した。
例１のベース部としてＮ形半導体を用いＰ形のへテロ半
導体エミッタを形成した。
該ヘテロ半導体６を形成するため、プラズマ化学蒸着法
を用いた。この方法では、Ｓ ｉＨａ −８２系の混合
ガス（モル比１：１００）、ドーパントとしてＢ２ＨＲ
（ＢｚＨ１Ｉ／ＳｉＨａ＝１０００ｐｐｍ）を用い、ｌ
〜３ Ｔ ｏ ｒ ｒの低真空下で１３ＭＨｚの高周波
電界を印加した。得られた膜の比抵抗は１Ω’ｅｌｎ、
禁制？’ｌＦ幅１８〜２．０ｅＶ（基板温度に依存）で
あった。作製したトランジスタの電流利得は約４００で
あった。
を用いた。この方法では、Ｓ ｉＨａ −８２系の混合
ガス（モル比１：１００）、ドーパントとしてＢ２ＨＲ
（ＢｚＨ１Ｉ／ＳｉＨａ＝１０００ｐｐｍ）を用い、ｌ
〜３ Ｔ ｏ ｒ ｒの低真空下で１３ＭＨｚの高周波
電界を印加した。得られた膜の比抵抗は１Ω’ｅｌｎ、
禁制？’ｌＦ幅１８〜２．０ｅＶ（基板温度に依存）で
あった。作製したトランジスタの電流利得は約４００で
あった。
実施例４゜
実施例３の８ｇＩ造において、実施例２と同様な方法で
積層型へテロ半導体層を形成した。
積層型へテロ半導体層を形成した。
実施例５゜
第２図で示したベテロ接合バンド構造を実現するため、
従来技術によりＮＰＮ＋ＰＮＰ型トランジスタ構造後、
該Ｎ形単結晶エミッタ層上にＮＵＮ形へテロ接合を形成
。Ｎ＋へテロ接合層は実施例１と同様な方法で作製。作
製したトランジスタの電流利得は実施例１より良好であ
った。
従来技術によりＮＰＮ＋ＰＮＰ型トランジスタ構造後、
該Ｎ形単結晶エミッタ層上にＮＵＮ形へテロ接合を形成
。Ｎ＋へテロ接合層は実施例１と同様な方法で作製。作
製したトランジスタの電流利得は実施例１より良好であ
った。
本発明によれば、電流利得が高くかつ遮断周波数が高い
トランジスタを容易に提供できるので、各種電子装置の
高集積化、高性能化、小型化などに寄与できる効果があ
る。
トランジスタを容易に提供できるので、各種電子装置の
高集積化、高性能化、小型化などに寄与できる効果があ
る。
又、本発明を５ｔ−Ｈ系の高、禁制帯幅の半導体層の適
用について述べたけれども他のワイドギャツブ半導体（
例えば、Ｓｉ、ｃＣ、−ｘなど）の使用可能である。
用について述べたけれども他のワイドギャツブ半導体（
例えば、Ｓｉ、ｃＣ、−ｘなど）の使用可能である。
第１図〜第３図は、本発明の詳細な説明するための図、
第４図は本発明の基本構成を示す図である。 １・・・ベース電極、２・・・エミッタ電極、３・・・
コレクタ電極、４・・・ベース部、５・・・コレクタ部
、６・・・エミッタ部。 代理人 弁理士 小川層７− ’：ゝ・、１・、 ゛ 第７区 第２区 Ｉｔ。 第３記 第４呂 ｌ： ｘ−人匂シ ２ 二 エミ７ノ奪セ ３ ： コレクタ張ジＳ ４、： べ―ス七子 ！ 二 コレクタ電極 ｔ ： エミッタ吾↑
第４図は本発明の基本構成を示す図である。 １・・・ベース電極、２・・・エミッタ電極、３・・・
コレクタ電極、４・・・ベース部、５・・・コレクタ部
、６・・・エミッタ部。 代理人 弁理士 小川層７− ’：ゝ・、１・、 ゛ 第７区 第２区 Ｉｔ。 第３記 第４呂 ｌ： ｘ−人匂シ ２ 二 エミ７ノ奪セ ３ ： コレクタ張ジＳ ４、： べ―ス七子 ！ 二 コレクタ電極 ｔ ： エミッタ吾↑
Claims (1)
- 【特許請求の範囲】 １、導電型が異なる少なくとも１種の結晶シリコン半導
体と他の半導体から構成されたヘテロ接合型半導体デバ
イスにおいて、該結晶シリコン半導体の少なくとも一方
に結晶性シリコンと禁制帯幅の異なる他の半導体から構
成された半導体を接合したことを特徴とするヘテロ接合
型シリコン半導体デバイス。 ２、上記禁制帯幅の異なる他の半導体の禁制帯幅が、上
記結晶性シリコン半導体より広いことを特徴とする特許
請求の範囲第１項記載のシリコン半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791786A JPS6325970A (ja) | 1986-07-18 | 1986-07-18 | シリコン半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791786A JPS6325970A (ja) | 1986-07-18 | 1986-07-18 | シリコン半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325970A true JPS6325970A (ja) | 1988-02-03 |
Family
ID=15858445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16791786A Pending JPS6325970A (ja) | 1986-07-18 | 1986-07-18 | シリコン半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242731A (ja) * | 1988-08-02 | 1990-02-13 | Nkk Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-07-18 JP JP16791786A patent/JPS6325970A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242731A (ja) * | 1988-08-02 | 1990-02-13 | Nkk Corp | 半導体装置及びその製造方法 |
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