JPH01232741A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01232741A JPH01232741A JP5973188A JP5973188A JPH01232741A JP H01232741 A JPH01232741 A JP H01232741A JP 5973188 A JP5973188 A JP 5973188A JP 5973188 A JP5973188 A JP 5973188A JP H01232741 A JPH01232741 A JP H01232741A
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- JP
- Japan
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- cells
- substrate
- cell
- well
- latch
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 2
- 239000002184 metal Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電算機を用いて、マスクレイアウトの設計を行
なうスタンダードセル方式の半導体集積回路装置に関”
４−るものである。
なうスタンダードセル方式の半導体集積回路装置に関”
４−るものである。
従来の技術
従来、この種の半導体集積回路のマスクパターンは、第
２図に示すような構成であった。第２図において、■は
回路機能を内蔵したセルの列、２は個々の回路機能が内
蔵されているセル、３は回路機能が内蔵されていないセ
ルで、単に回路機能を含むセル間を接続するためのスル
ーセルと称されるものであり、主に隣接したセル間の電
源ライン、ウェル等を接続すると共に何らかの理由で、
セルの上を信号線が通過できないときにこのスルーセル
を配して、各回路機能セル間にスペースを作り信号線を
通過させるときによく使用される。
２図に示すような構成であった。第２図において、■は
回路機能を内蔵したセルの列、２は個々の回路機能が内
蔵されているセル、３は回路機能が内蔵されていないセ
ルで、単に回路機能を含むセル間を接続するためのスル
ーセルと称されるものであり、主に隣接したセル間の電
源ライン、ウェル等を接続すると共に何らかの理由で、
セルの上を信号線が通過できないときにこのスルーセル
を配して、各回路機能セル間にスペースを作り信号線を
通過させるときによく使用される。
４はダミーセル（以下ダミーセルと呼ぶ）で、構造はス
ルーセルと同じであるが、セル列の横幅を調整するとき
に使用される。５はセル列間の信号線を配線する配線領
域である。
ルーセルと同じであるが、セル列の横幅を調整するとき
に使用される。５はセル列間の信号線を配線する配線領
域である。
発明が解決しようとする課題
このような従来の構成では、第２図に示すように、ユニ
ットセルを配列してブロックを構成する時、スルーセル
またはダミーセルがセル列の中のかなりの領域を占有す
ることがある。
ットセルを配列してブロックを構成する時、スルーセル
またはダミーセルがセル列の中のかなりの領域を占有す
ることがある。
一方、ＣＭＯ３型半導体特有の現象として、ラッチアッ
プ現象がある。これを防ぐために、様様な対象があるが
、その内の一つの対策として、基板と電源ラインとのコ
ンタクトを繁雑にとり、基板抵抗を下げる手法がある。
プ現象がある。これを防ぐために、様様な対象があるが
、その内の一つの対策として、基板と電源ラインとのコ
ンタクトを繁雑にとり、基板抵抗を下げる手法がある。
従来の手法では、回路機能を含むセル領域内でのみ、基
板と電源うインとのコンタクトがとられていた。したが
って、スルーセルやダミーセルが数多（挿入されると、
この基板抵抗が高くなり、ラッチアップ耐量が低くなる
傾向にあった。
板と電源うインとのコンタクトがとられていた。したが
って、スルーセルやダミーセルが数多（挿入されると、
この基板抵抗が高くなり、ラッチアップ耐量が低くなる
傾向にあった。
本発明はこのような問題点を解決するもので、スタンダ
ードセルを用いてブロックを設計する際にラッチアップ
耐量の強化を図ることを目的とするものである。
ードセルを用いてブロックを設計する際にラッチアップ
耐量の強化を図ることを目的とするものである。
課題を解決するための手段
この問題点を解決するために本発明は、スルーセルまた
はダミーセル内に基板と電源ラインとのコンタクトを設
け、基板抵抗を下げる構造にしたちのである。
はダミーセル内に基板と電源ラインとのコンタクトを設
け、基板抵抗を下げる構造にしたちのである。
作用
この構成により、セル列内のどの領域にも電源と基１反
の電位をとることができ、ラッチアップ耐量を向上させ
ることができる。
の電位をとることができ、ラッチアップ耐量を向上させ
ることができる。
実施例
第１図は本発明の一実施例によるスルーセルのマスクパ
ターン図である。Ｐウェル型のＣＭ ＯＳの例で示して
いる。なおダミーセルも同一構造である。第１図におい
て、■はＶＤＤ電位金属配線層、２はＶＳＳ電位金属配
線層、３はＰウェル、４はＮ型拡散層、５はコンタクト
であり、ＶＤＤ電位が、このコンタクトを通じて、基板
に接地される。また６はＰ型拡散層であり、同様にＰウ
ェル内も■ＳＳ電位に設置される。空き領域の大きさに
より、このダミーセルを複数個配列することができる。
ターン図である。Ｐウェル型のＣＭ ＯＳの例で示して
いる。なおダミーセルも同一構造である。第１図におい
て、■はＶＤＤ電位金属配線層、２はＶＳＳ電位金属配
線層、３はＰウェル、４はＮ型拡散層、５はコンタクト
であり、ＶＤＤ電位が、このコンタクトを通じて、基板
に接地される。また６はＰ型拡散層であり、同様にＰウ
ェル内も■ＳＳ電位に設置される。空き領域の大きさに
より、このダミーセルを複数個配列することができる。
第１図はＰウェルＣＭＯ８集積回路の例で示したがＮウ
ェルＣＭＯ８、そのイ也のＣＭＯ８集積回路についても
適用できる。また様々な制約によりＰ型基板のみまたは
Ｎ型基板のみ電位をとることもある。
ェルＣＭＯ８、そのイ也のＣＭＯ８集積回路についても
適用できる。また様々な制約によりＰ型基板のみまたは
Ｎ型基板のみ電位をとることもある。
発明の効果
以上のように本発明によれば、セル列の空き領域に電源
と基板のコンタクトをとったスルーセルまたはダミーセ
ルを配置することにより、チップ面積を増大させること
なしにラッチアップに対して強化できるという効果が得
られる。
と基板のコンタクトをとったスルーセルまたはダミーセ
ルを配置することにより、チップ面積を増大させること
なしにラッチアップに対して強化できるという効果が得
られる。
第１図は本発明の一実施例に用いたスルーセルの構造を
示す平面パターン図、第２図は従来例装置のマスクパタ
ーン図である。 １・・・・・・ＶＤＤ電位金属配線層、２・・・・・・
ＶＳＳ電位金属配線層、３・・・・・・Ｐウェル、４・
・・・・・Ｎ型拡散層、５・・・・・・コンタクト、６
・・・・・・Ｐ型拡散層。 代理人の氏名 弁理士 中尾敏男 ほか１名／ −−−
Ｖｃｒｏ電位金属配線層 ２−−− Ｖｓｓ電イユ嚢浸酉乙緑）蕃３−Ｐクエル ４−Ｎ翌Ｘ枚層 ５゛−コンタクト 乙−Ｐ堅狐敢層 第１図 ／
示す平面パターン図、第２図は従来例装置のマスクパタ
ーン図である。 １・・・・・・ＶＤＤ電位金属配線層、２・・・・・・
ＶＳＳ電位金属配線層、３・・・・・・Ｐウェル、４・
・・・・・Ｎ型拡散層、５・・・・・・コンタクト、６
・・・・・・Ｐ型拡散層。 代理人の氏名 弁理士 中尾敏男 ほか１名／ −−−
Ｖｃｒｏ電位金属配線層 ２−−− Ｖｓｓ電イユ嚢浸酉乙緑）蕃３−Ｐクエル ４−Ｎ翌Ｘ枚層 ５゛−コンタクト 乙−Ｐ堅狐敢層 第１図 ／
Claims (1)
- 回路機能セルを横方向に複数個配列すると共に、前記
、回路機能セル間に電源電位を基板に接地する構造のス
ルーセルを挿入したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059731A JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059731A JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232741A true JPH01232741A (ja) | 1989-09-18 |
| JPH0834247B2 JPH0834247B2 (ja) | 1996-03-29 |
Family
ID=13121635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059731A Expired - Lifetime JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834247B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309178A (ja) * | 2003-04-11 | 2003-10-31 | Matsushita Electric Ind Co Ltd | 半導体装置のレイアウト構造およびレイアウト設計方法 |
-
1988
- 1988-03-14 JP JP63059731A patent/JPH0834247B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309178A (ja) * | 2003-04-11 | 2003-10-31 | Matsushita Electric Ind Co Ltd | 半導体装置のレイアウト構造およびレイアウト設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834247B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |