JPH01226028A - 和および桁上げ部分を有する加算器セル - Google Patents

和および桁上げ部分を有する加算器セル

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JPH01226028A
JPH01226028A JP1023652A JP2365289A JPH01226028A JP H01226028 A JPH01226028 A JP H01226028A JP 1023652 A JP1023652 A JP 1023652A JP 2365289 A JP2365289 A JP 2365289A JP H01226028 A JPH01226028 A JP H01226028A
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terminal
transistor
bipolar
transistors
mos
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JP1023652A
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Wolfgang Heimsch
ウオルフガング、ハイムシユ
Ernst Muellner
エルンスト、ミユルナー
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Siemens AG
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は和および桁上げ部分を有する加算器セルに関
するものである。
〔従来の技術〕
多数のディジタル論理回路、たとえばディジタルフィル
タ、信号プロセッサおよびマイクロプロセッサでは加算
器が必要とされる。このような加算器の最も簡単な原理
は、生じた桁上げ（キャリ）が直列にそれぞれ下位のビ
ットに対する加算器セルからそれぞれ上位のビットに対
する加算器セルへ伝達される“リップル−キャリ”法で
ある。その際に伝達信号の通過時間が主に加算時間を決
定する。たとえば公知の能動化“キャリールック−アヘ
ッド”法のようなより高価な加算器原理は“リップル−
キャリ”法を要素として構成される。
ＭＯ３技術により上記の加算方法に対する加算器を構成
するための加算器セルはたとえばヴアイス（ＨｏＩｌｅ
ｉｓｓ）およびホーニンガー（Ｋ、ｌｌｏｒｎｉｎｇｅ
ｒ）著［集積ＭＯＳ回路（Ｉｎｔｅｇｒｉｅｒｔｅ　Ｍ
ＯＳ−３ｃｈａｌｔｕｎｇｅｎ）　Ｊシュブリンガー出
版、ベルリンーハイデルベルグ一二エーヨーク（１９８
２）、第１８８〜１９４頁から知られている。
ＭＯ３回路技術とならんで近年、特に時間臨界的かつコ
ンパクトな回路に使用されるバイポーラ回路技術が開発
されてきた。“Ｂ　Ｉ　０ＭＯ３”回路の使用によりＭ
Ｏ３回路技術からの利点もバイポーラ回路技術からの利
点も得られる。実装密度が高いこと、たとえばＣＭＯＳ
回路技術による回路に対して特徴的であるスタティック
損失電力がないこと、オフセット電圧がわずかであるこ
と、またＥＣＬまたはバイポーラ回路技術による回路に
対して特徴的である処理速度が非常に高いことは、“Ｂ
　Ｉ　ＣＭＯＳ”回路技術による回路の使用により得ら
れる特徴である９文献から同じく加算器に対するＣＭＯ
３／バイポーラ回路が知られている。米国電気電子学会
雑誌固体回路纒、第５Ｃ−２１巻、第５号、１９８６年
１０月のホッタ他の論文ｒ６０ＭＨｚディジタル処理の
ためのＣＭＯ３／バイポーラ回路」には、第７図に、半
加算器、′キャリージェネレーション”回路および“キ
ャリープロパゲージ四ン”回路から成る４ビツト計算ユ
ニツトが示されている。第８図および第８１０または８
１１頁には“キャリープロパゲージ町ン”回路が一層詳
細に説明されており、その際にこの図面からＢ　Ｉ　Ｃ
ＭＯ３″回路技術の応用も認識可能である。“キャリー
プロパゲーシッン”回路はＭＯＳトランジスタもバイポ
ーラトランジスタも含んでいる。この回路に対する入力
信号としてはＯｖと５■との間のＣＭＯＳレベルが与え
られ、他方においてこの回路の出力端からはｍＶ範囲の
ＥＣＬストロークが取り出され得る。
上記の文献の回路では、入力／出力レベルの変換および
論理処理がそれぞれ別々の段で行われる。
その際に第８図のバイポーラ出力トランジスタはＣＭＯ
Ｓレベルへの変換の役割をし、回路のそれ以外（７）Ｍ
ＯＳトランジスタは回路の論理機能を担当する。このよ
うな回路はＢ　Ｉ　０ＭＯ３”回路技術の速度の利点を
利用しつくしていない０ＭＯ８回路技術による公知の加
算器セルは、このような加算器セルで構成された計算装
置の全計算時間に対して時間臨界的である伝達経路内に
比較的多数のゲートが挿入されており、かつ（または）
伝達経路内に挿入されているゲートが組み合わせゲート
の構成部分であるという欠点を有する。
第１の場合には、直列に接続されている多数のゲートが
伝達信号の通過時間に不利に作用する。第２の場合には
、事情によっては追加的に、伝達出力端のキャパシタン
スの充電が組み合わせゲートの構成部分として構成され
ているゲートの比較的高い抵抗に基づいて必要な立ち上
がり速度で行われないという事実が不利に作用する。
〔発明が解決しようとする課題〕
本発明の課題は、和および桁上げ部分を有する加算器セ
ルであって、伝達経路に関する公知の加算器セルの欠点
が有効に回避されており、さらに面積および電力消費が
わずかですむ加算器セルを提供することである。
〔課題を解決するための手段〕
この課題は、本発明によれば、請求項１および５に記載
の加算器セルにより解決される。
本発明の有利な実施態様は請求項２ないし４および６以
下にあげられている。
〔発明の効果〕
本発明により得られる利点は特に、和および桁上げ部分
を有する加算器セルがＭＯ３回路技術による加算器セル
よりもはるかに高い処理速度を有することにある。わず
かなオフセント電圧および速い処理速度のようなバイポ
ーラまたはＥＣＬ回路技術の利点はこの加算器セルの別
の利点である。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、それぞれ１つの和部分および１つの桁上げ
部分を有するｎ個の加算器セルの接続が示されている。
第１の和部分ＳＴＩおよび第１の桁上げ部分ＣＴＩを有
する第１の加算器セルには、それぞれ入力信号が４つの
入力端Ｅ１、１・・・Ｅ４，１に、また２つの桁上げ入
力信号が２つの桁上げ入力端Ｃ１、Ｃ１と接続されてい
る０両桁上げ入力信号は第１の桁上げ部分ＣＴＩ内で固
定の“０”または“１”レベルにおかれる。第１の桁上
げ部分ＣＴＩからの桁上げ出力信号は同時に第２の加算
器セルの第２の桁上げ部分ＣＴ２に対する２つの桁上げ
入力端Ｃ２、Ｃ２における桁上げ入力信号を形成する。
これらの桁上げ入力信号は同じく第２の加算器セルの第
２の和部分ＳＴ２と接続されている。第２の和部分ＳＴ
２も第２の桁上げ部分ＣＴ２も同じく再びそれぞれ入力
信号を４つの入力端Ｅ１、２−・・Ｅ４，２と接続され
ている０図示されている接続はそれ以外のすべての加算
器セルにも当てはまるので、第ｎ和部分ＳＴｎおよび第
ｎ桁上げ部分ＣＴｎを有する第ｎ加算器セルは再びそれ
ぞれ桁上げ入力信号を２つの桁上げ入力端Ｃｎ、Ｃｎに
、またそ、れぞれ入力信号を４つの入力端ＥＬｎ・−Ｅ
４１Ｈに与えられている０個々の加算器セルは、第１の
和部分に対してＳ１、Ｓｌで、第２の和部分に対してＳ
２、Ｓ２で、または第ｎの和部分に対してＳｎ、Ｓｎで
示されているそれぞれ２つの和出力端を有する０個々の
加算器セルに対する入力信号の割当ては和部分または桁
上げ部分の選択された実施例に関係している。これは以
下の第２図ないし第６図で一層詳細に説明される０桁上
げ入力端Ｃ１、Ｃ１またはＣ２、Ｃ２またはＣｎ、Ｃｎ
における桁上げ入力信号ならびに和出力端Ｓ１、Ｓｌま
たはＳ２、Ｓ２またはＳ　ｎ　ｓＳｎにおける和出力信
号はそれぞれ相補性の信号を含んでいる０個々の桁上げ
信号または和信号の割当ては第６図で表形式で一層詳細
に説明される。
第２図には加算器セルの１つの和部分の第１の実施例が
示されている。この場合、和部分は第１（７）ＭＯＳト
ランジスタＭＴＩおよび第１のトランジスタＴＲＩを有
する第１の差動増幅器と、第２（７）ＭＯＳトランジス
タＭＴ２および第２のトランジスタＴＲ２を有する第２
の差動増幅器と、第３（７）ＭＯＳトランジスタＭＴ３
および第３のトランジスタＴＲ３を有する第３の差動増
幅器と、第１および第２のバイポーラトランジスタＢＴ
１、ＢＴ２から成る第４の差動増幅器と、第３および第
　　　４のバイポーラトランジスタＢＴ３、Ｂｒ３から
成る第５０差動増幅器と、電流源ＳＱと、第１および第
２の抵抗Ｗ１、Ｗ２とを含んでいる。第２図によれば、
第１（７）ＭＯＳトランジスタＭＴＩの第１の端子およ
び第１のトランジスタＴＲＩの第１の端子は共通に定電
流源ＳＱを介して第１の端子ＫＬＩと接続されており、
第２（７）ＭＯＳトランジスタＭＴ２の第１の端子およ
び第２のトランジスタＴＲ２の第１の端子は第１（７）
ＭＯＳトランジスタＭＴＩの第２の端子と、また第３（
７）ＭＯＳトランジスタＭＴ３の第１の端子および第３
のトランジスタＴＲ３の第１の端子は第１のトランジス
タＴＲＩの第２の端子と接続されている。第１のバイポ
ーラトランジスタＢＴＩの第１の端子および第２のバイ
ポーラトランジスタＢＴ２の第１の端子は第２（７）Ｍ
ＯＳトランジスタＭＴ２の第２の端子および第３のトラ
ンジスタＴＲ３の第２の端子に接続されており、また第
３のバイポーラトランジスタＢＴ３の第１の端子および
第４のバイポーラトランジスタＢＴ４の第１の端子は第
２のトランジスタＴＲ２の第２の端子および第３（７）
ＭＯＳトランジスタＭＴ３の第２の端子と接続されてい
る。第１のバイポーラトランジスタＢＴＩの第２の端子
および第３のバイポーラトランジスタＢＴ３の第２の端
子は共通に第１の抵抗Ｗ１を介して第２の端子ＫＬ２と
接続されており、第２のバイポーラトランジスタＢＴ２
の第２の端子および第４のバイポーラトランジスタＢＴ
４の第２の端子は共通に第２の抵抗Ｗ２を介して同じく
第２の端子ＫＬ２と接続されている。第１の入力端Ｅ１
は第１のトランジスタＴＲＩの制御端子と、また第２の
入力端Ｅ２は第１（７）ＭＯＳトランジスタＭＴ１のゲ
ート端子と接続されており、第２のトランジスタＴＲ２
の制御端子および第３のトランジスタＴＲ３の制御端子
は共通に第３の入力端Ｅ３を形成し、第２（７）ＭＯＳ
トランジスタＭＴ２のゲート端子および第３（７）ＭＯ
ＳトランジスタＭＴ３のゲート端子は共通に第４の入力
端Ｅ４を形成している。非反転桁上げ信号に対する第１
の桁上げ入力端Ｃは第２のバイポーラトランジスタＢＴ
２のベース端子および第３のバイポーラトランジスタＢ
Ｔ３のベース端子に接続されており、他方において反転
桁上げ信号に対する第２の桁上げ入力端Ｃは第１のバイ
ポーラトランジスタＢＴＩのベース端子および第４のバ
イポーラトランジスタＢＴ４のベース端子と接続されて
いる。非反転和出力信号に対する第１の和出力端Ｓは、
第２図によれば、第４のバイポーラトランジスタＢＴ４
の第２の端子および第２のバイポーラトランジスタＢＴ
２の第２の端子と接続されており、他方において第１の
バイポーラトランジスタＢＴＩの第２の端子および第３
のバイポーラトランジスタＢＴ３の第２の端子は共通に
反転和出力信号に対する第２の和出力端Ｓを形成してい
る。第１の端子ＫＬ１は和部分の配線内で接地電位ｖ、
３と、また第２の端子ＫＬ２は供給電圧Ｖｌｌ１１と接
続されている。
第２図による加算器セルの和部分内で第１（７）ＭＯＳ
トランジスタＭＴＩはｎチャネルＭＯＳトランジスタ、
第２および第３（７）ＭＯＳトランジスタＭＴ２、ＭＴ
３はｐチャネルＭＯＳトランジスタ、第１、第２および
第３のトランジスタＴＲ１、ＴＲ２、ＴＲ３ならびに第
１、第２、第３および第４のバイポーラトランジスタＢ
Ｔ１、ＢＴ２、Ｂ１０、ＢＴ４はｎｐｎバイポーラトラ
ンジスタである。
この実施例では、加算すべきＣＭＯＳ入力信号は第２お
よび第４の入力＠Ｅ２、Ｅ４に接続され、他方において
第１および第３の入力端Ｅ１、Ｅ３にはＣＭＯＳ入力信
号の低レベルと高レベルとの関の相応の参照信号が与え
られる。
’ＢＩ　ＣＭＯ３″′回路技術の採用により和部分の速
度が純粋なＣＭＯ３回路テクノロジーによる構成にくら
べてはるかに高められ得る。バイポーラまたはＥＣＬ技
術により第４および第５０差動増幅器を構成することに
よって、桁上げ信号に対する特に時間臨界的な経路が特
に高い処理速度を有する。入力側Ｅ１、Ｅ２、Ｅ３およ
びＥ４にはＯｖと５ｖとの間のＣＭＯＳレベルが必要で
あるが、第１および第２の桁上げ入力端Ｃ１Ｃにおける
桁上げ信号に対してはｍＶ範囲のＥＣＬストロークしか
必要としない、同じく２つの和出力端Ｓ、ＳはＯｍＶ七
敗１００ｍＶとの間のＥ−ＣＬ大ストローク供給する。
これは、第１および第２の抵抗Ｗ１、Ｗ２が約２００Ω
に選定されている場合である。しかし、和出力端Ｓ１Ｓ
における和信号の出力ストロークは抵抗ＷｌおよびＷ２
に関係するだけでなく、バ、イポーラ回路技術によって
もＭＯ３Ｉｉｌｉ回路技術によっても実現され得る定電
流源ＳＱにも関係する。ＣＭＯ３回路レベルをＥＣＬレ
ベルに変換するいわゆるレベル変換器が省略され得るの
で、構成要素がはるかに少数ですむことにより、占有面
積が小さいという利点が得られる。また、回路内の横電
流がわずかであることにより、消費電力が小さいという
利点が得られる。
トランジスタを他の形態とすることも第２図による和部
分に対して同じく可能である。この場合、第１（７）Ｍ
ＯＳトランジスタＭＴＩおよび第１のトランジスタＴＲ
ＩはｐチャネルＭＯＳトランジスタ、第２および第３（
７）ＭＯＳトランジスタＭＴ２、ＭＴ３および第２およ
び第３のトランジスタＴＲ２、ＴＲ３はｐチャネルＭＯ
Ｓトランジスタ、また第１、第２、第３および第４のバ
イポーラトランジスタＢＴ１、Ｂｒ３、Ｂｒ３、Ｂｒ４
はｎｐｎバイポーラトランジスタである。この場合の利
点は占有面積が小さいことであり、他方においてより多
数（７）ＭＯＳトランジスタを通るより長い伝播時間が
和部分の処理速度を減する。この実施例では相補性の入
力信号が必要とされるので、第１の入力端Ｅｌにおける
入力信号は第２の入力端Ｅ２における入力信号に対して
相補性の入力信号を必要とし、また第３の入力端Ｅ３に
おける入力信号は第４の入力端Ｅ４における入力信号に
対して相補性の入力信号を必要とする。
和部分の第２の実施例が第３図に示されている。
その配線は基本的に第２図による和部分の配線と同様で
あるので、同一の参照符号が第２図および第３図中に用
いられている。しかしこの和部分内で第１（７）ＭＯＳ
トランジスタＭ、Ｔ１、第２および第３のトランジスタ
ＴＲ２およびＴＲ３はｎチャネルＭＯＳトランジスタ、
第１のトランジスタＴＲ１および第２および第３（７）
ＭＯＳトランジスタＭＴ２およびＭＴ３がｐチャネルＭ
ＯＳトランジスタ、また第１、第２、第３および第４の
バイポーラトランジスタＢＴ１、ＢＴ２、Ｂｒ３および
Ｂｒ４はｎｐｎバイポーラトランジスタである。
第３図による和部分の構成によれば、相補性の入力信号
はもはや必要でなく、また入力端は対として第１および
第２の共通の入力端Ｅｌ’　、Ｅ２’にまとめられ得る
。第１の共通入力端Ｅｌ’は第１および第２の入力端Ｅ
１、Ｅ２の共通接続により、また第２の共通入力端Ｅ２
’は第３および第４の入力端Ｅ３、Ｅ４の共通接続によ
り形成されている。第３図による和部分は、相補性の入
力信号を必要としないので、占有面積が小さいという利
点を有する。欠点は、第２図による第１の実施例の和部
分にくらべて処理速度が低いことである。
第４図には加算器セルの桁上げ部分の第１の実施例が示
されている０桁上げ部分は第１（７）ＭＯＳトランジス
タＭＴＩおよび第１のトランジスタＴＲ１を有する第１
の差動増幅器と、第２（７）ＭＯＳトランジスタＭＴ２
および第２のトランジスタＴＲ２を有する第２の差動増
幅器と、第３（７）ＭＯＳトランジスタＭＴ３および第
３のトランジスタＴＲ３を有する第３の差動増幅器と、
第１および第２のバイポーラトランジスタＢＴ１、Ｂｒ
３から成る第４の差動増幅器と、定電流源ＳＱと、第１
および第２の抵抗Ｗ１、Ｗ２とを含んでいる。第１（７
）ＭＯＳトランジスタＭＴＩの第１の端子および第１の
トランジスタＴＲＩの第１の端子は共通に定電流源ＳＱ
を介して第１の端子ＫＬＩと接続されてお９、また第２
（７）ＭＯＳトランジスタＭＴ２の第１の端子および第
２のトランジスタＴＲ２の第１の端子は第１（７）ＭＯ
ＳトランジスタＭＴＩの第２の端子と、また第３のトラ
ンジスタＴＲ３の第１の端子および第３（７）ＭＯＳト
ランジスタＭＴ３の第１の端子は第１のトランジスタＴ
ＲＩの第２の端子と接続されている。第１のバイポーラ
トランジスタＢＴＩの第１の端子および第２のバイポー
ラトランジスタＢＴ２の第１の端子は第２（７）ＭＯＳ
　トランジスタＭＴ２の第２の端子および第３（７）Ｍ
ＯＳトランジスタＭＴ３の第２の端子と接続されており
、他方において第２のトランジスタＴＲ２の第２の端子
および第２のバイポーラトランジスタＢＴ２の第２の端
子は共通に第１の抵抗Ｗ１を介して第２の端子ＫＬ２と
接続されている。第１のバイポーラトランジスタＢＴＩ
の第２の端子および第３（７）ＭＯＳトランジスタＭＴ
３の第２の端子は共通に第２の抵抗Ｗ２を介して第２の
端子ＫＬ２と接続されている。第４図によれば、第１の
入力端Ｅ１．は第１のトランジスタＴＲＩの制御端子と
、また第２の入力端Ｅ２は第１（７）ＭＯＳトランジス
タＭＴＩのゲート端子と接続されており、他方において
第２のトランジスタＴＲ２の制ｍ端子および第３のトラ
ンジスタＴＲ３の制御端子は共通に第３の入力端Ｅ３を
形成し、第２（７）ＭＯＳトランジスタＭＴ２のゲート
端子および第３（７）ＭＯＳトランジスタＭＴ３のゲー
ト端子は共通に第４の入力端Ｅ４を形成している。非反
転桁上げ信号に対する第１の桁上げ入力端Ｃは第２のバ
イポーラトランジスタＢＴ２のベース端子と、また反転
桁上げ信号に対する第２の桁上げ入力端Ｃは第１のバイ
ポーラトランジスタＢＴＩのベース端子と接続されてい
る。第１のバイポーラトランジスタＢＴＩの第２の端子
および第３（７）ＭＯＳトランジスタＭＴ３の第２の端
子は共通に非反転桁上げ信号に対する第１の桁上げ出力
端ＣＯを形成しており、また第２のトランジスタＴＲ２
の第２の端子および第２のバイポーラトランジスタＢＴ
２の第２の端子は共通に反転桁上げ信号に対する第２の
桁上げ出力端ＣＯを形成している。
第４図による桁上げ部分内で第１の端子ＫＬＩは接地電
位ＶＳＳと、また第１の端子ＫＬ２は供給電圧■。。と
接続されている８桁上げ部分内で第１（７）ＭＯＳトラ
ンジスタＭＴＩはｎチャネルＭＯＳトランジスタ、第２
および第３（７）ＭＯＳトランジスタＭＴ２、ＭＴ３は
ＰチャネルＭＯＳトランジスタ、第１、第２および第３
のトランジスタＴＲ１、ＴＲ２、ＴＲ３ならびに第１お
よび第２のバイポーラトランジスタＢＴ１、ＢＴ２はｎ
ｐｎバイポーラトランジスタである。
この実施例では、加算すべきＣＭＯＳ入力信号は第２お
よび第４の入力端Ｅ２、Ｅ４に接続され、他方において
第１および第３の入力端Ｅ１、Ｅ３にはＣＭＯＳ入力信
号の低レベルと高レベルとの間の相応の参照信号が与え
られる。
第２図による和部分および第４図による桁上げ部分を比
較すると、両回路のなかで差動増幅器回路は”直列ゲー
ティング原理に従って接続されていることが認識される
。同じく、時間臨界的な経路、たとえば桁上げ経路が両
回路内でバイポーラまたはＢＣＬ技術で構成されており
、ＣＭＯＳレベルとＥＣＬレベルとの間のレベル変喚お
よび入力信号の論理演算は両回路内で最初の３つの差動
増幅器回路により行われることが認識される。
第４図による桁上げ部分の１つの変形例では、第１（７
）ＭＯＳ　トランジスタＭＴＩおよび第１のトランジス
タＴＲＩはｎチャネルＭＯＳトランジスタ、第２および
第３（７）ＭＯＳトランジスタＭＴ２、ＭＴ３ならびに
第２および第３のトランジスタＴＲ２、ＴＲ３はｐチャ
ネルＭＯＳトランジスタ、また第１および第２のバイポ
ーラトランジスタＢＴ１、Ｂｒ３はｎｐｎバイポーラト
ランジスタである。このような構成では、第４図による
桁上げ部分を同相の入力信号により作動させる必要があ
る。この場合、第１の入力端Ｅ１における入力信号は第
２の入力端Ｅ２における人力信号と同相であり、第３の
入力端Ｅ３における入力信号は第４の入力端Ｅ４におけ
る入力信号と同相である。この変形例の利点は占有面積
が小さいことであるが、回路内の入力信号の通過時間が
長く、従って処理速度は低いことを考慮に入れる必要が
ある。
第５図には加算器セルに対する桁上げ部分の第２の実施
例が示されている。その基本的構成は第４図による桁上
げ部分と同じである。従って同一の参照符号が第４図お
よび第５図中に用いられている。最初の３つの差動増幅
器内のバイポーラトランジスタはここでも、それぞれ相
補性のトランジスタが電流スイッチを形成するようにＭ
ＯＳトランジスタにより置換され得る。その際に第１（
７）ＭＯＳトランジスタＭＴＩならびに第２および第３
のトランジスタＴＲ２およびＴＲ３はｎチャネルＭＯＳ
トランジスタであり、第２および第３（７）ＭＯＳトラ
ンジスタＭＴ２およびＭＴ３はｐチャネルＭＯＳトラン
ジスタであり、他方において第１および第２のバイポー
ラトランジスタＢＴ１、Ｂｒ３はｎｐｎバイポーラトラ
ンジスタとして構成されている０、この回路は占有面積
が小さいという利点を存する。また、相補性の入力信号
を必要としないので、第１および第２の入力端Ｅ１、Ｅ
２が第１の共通入力端Ｅｌ’に、また第３および第４の
入力端Ｅ３、Ｅ４が第２の共通入力端Ｅ２’にまとめら
れ得る。この第２の実施例の欠点は同じく、第４図によ
る回路にくらべて処理速度が若干低いことである。
第２図ないし第５図による回路におけるＭＯＳトランジ
スタ形弐〇またはＰチャネルの選択は、ＭＯＳトランジ
スタの大きさが最小であるように行われ、これはＭｏ３
トランジスタのそのつどの基板バイアス電圧に関係する
。それぞれただ１つのＭｏ３トランジスタ形式を和また
は桁上げ部分に使用することも可能である。
第６図には、それぞれ相補性の入力信号を与えられるべ
き加算器セルの桁上げおよび和部分に対する真理値表が
示されている。この場合、両回路のなかで第１のＭｏ３
トランジスタＭＴＩおよび第１のトランジスタＴＲＩは
ｎチャネルＭＯＳトランジスタであり、第２および第３
のＭｏ３トランジスタＭＴ２、ＭＴ３ならびに第２およ
び第３のトランジスタＴＲ２、ＴＲ３は１つのｐチャネ
ルＭＯＳトランジスタであり、また第４図による第１お
よび第２のバイポーラトランジスタまたは第２図による
第１、第２、第３および第４のバイポーラトランジスタ
ＢＴ１、Ｂｒ３、Ｂｒ３およびＢｒ３はｎｐｎバイポー
ラトランジスタである。
第１の列Ｅｌ−Ｅ２には第２の入力端Ｅ２への相補性の
入力信号が示されており、他方において第３の列Ｅ３−
Ｅ４には第４の入力端Ｅ４の相補性の入力信号が示され
ている。非反転または反転桁上げ信号に対する第１およ
び第２の桁上げ入力端ＣＳＣは同じく第６図による真理
値表に示されている。加算器セルの和部分に対しては、
和出力端ＳおよびＳにおける出力信号が真理値表に示さ
れており、他方において桁上げ部分に対しては桁上げ出
力端ＣＯまたはＣＯにおける出力信号が示されている。
それ以外の行を代表して、たとえば第６図による真理値
表の第３行には、第１および第４の入力端Ｅ１、Ｅ４な
らびに桁上げ入力端Ｃが高レベルを、また第２および第
３の入力端Ｅ２、Ｅ３ならびに桁上げ入力端Ｃが低レベ
ルを与えられている場合に、正確に和出力端Ｓに高レベ
ルが、または和出力端Ｓに低レベルが生ずることが示さ
れている。この場合に加算器セルの桁上げ出力端ＣＯか
ら低レベルが、また桁上げ出力端ＣＯから高レベルが取
り出され得る。第２図または第４図による和または桁上
げ部分に対して、このことは、第１のトランジスタＴＲ
Ｉが導通し、また第１（７）ＭＯＳトランジスタＭＴＩ
が遮断し、第２および第３（７）ＭＯＳトランジスタＭ
Ｔ２、ＭＴ３が遮断し、また第２および第３のトランジ
スタＴＲ２、ＴＲ３が導通することを意味する。第２図
による和部分内の第１および第４のバイポーラトランジ
スタＢＴ１、Ｂｒ３または第４図による桁上げ部分内の
第１のバイポーラトランジスタＢＴＩは導通しており、
他方において第２図による和部分内の第２および第３の
バイポーラトランジスタＢＴ２、Ｂｒ３または第４図に
よる桁上げ部分内の第２のバイポーラトランジスタＢＴ
２は遮断している。
このことは第２図による和部分内で、第１の和出力端Ｓ
から高レベルが、また第２の和出力端Ｓから低レベルが
、また第４図による桁上げ部分内で、第１の桁上げ出力
端ｃｏから低レベルが、また第２の桁上げ出力端ＣＯか
ら高レベルが取り出され得るようにする。
【図面の簡単な説明】
第１図は１つの加算器を構成するように各１つの和部分
および各１つの桁上げ部分を有する加算器セルを接続し
た回路図、第２図は加算器セルの和部分の第１の実施例
の回路図、第３図は加算器セルの和部分の第２の実施例
の回路図、第４図は加算器セルの桁上げ部分の第１の実
施例の回路図、第５図は加算器セルの桁上げ部分の第２
の実施例の回路図、第６図は加算器セルに対する真理値
表を示す図である。 ＳＴＩ〜ＳＴｎ・・・和部分 ＣＴＩ〜ＣＴｎ・・・桁上げ部分 ＶｌｌＢ・・・供給電圧 ＶＳＳ・・・接地電位 Ｗ１、Ｗ２・・・抵抗 ＢＴＩ〜ＢＴ４・・・バイポーラトランジスタＭＴＩ〜
ＭＴ３・・・ＭｏＳトランジスタＴＲＩ〜ＴＲ３・・・
トランジスタ ＳＱ・・・定電流源 ＫＬ１、ＫＬ２・・・第１および第２の端子ＩＧ　３ ＩＧ４ ＦＩＧ　５ ＦＩＧ　６

Claims (1)

  1. 【特許請求の範囲】 １）和および桁上げ部分を有する加算器セルにおいて、
    和部分が第１のＭＯＳトランジスタ（ＭＴ１）および第
    １のトランジスタ（ＴＲ１）を有する第１の差動増幅器
    と、第２のＭＯＳトランジスタ（ＭＴ２）および第２の
    トランジスタ（ＴＲ２）を有する第２の差動増幅器と、
    第３のＭＯＳトランジスタ（ＭＴ３）および第３のトラ
    ンジスタ（ＴＲ３）を有する第３の差動増幅器と、第１
    および第２のバイポーラトランジスタ（ＢＴ１、ＢＴ２
    ）から成る第４の差動増幅器と、第３および第４のバイ
    ポーラトランジスタ（ＢＴ３、ＢＴ４）から成る第５の
    差動増幅器と、電流源（ＳＱ）と、第１および第２の抵
    抗（Ｗ１、Ｗ２）とを含んでおり、第１のＭＯＳトラン
    ジスタ（ＭＴ１）の第１の端子および第１のトランジス
    タ（ＴＲ１）の第１の端子が共通に電流源（ＳＱ）を介
    して第１の端子（ＫＬ１）と接続されており、第２のＭ
    ＯＳトランジスタ（ＭＴ２）の第１の端子および第２の
    トランジスタ（ＴＲ２）の第１の端子が第１（７）ＭＯ
    Ｓトランジスタ（ＭＴ１）の第２の端子と、また第３の
    ＭＯＳトランジスタ（ＭＴ３）の第１の端子および第３
    のトランジスタ（ＴＲ３）の第１の端子が第１のトラン
    ジスタ（ＴＲ１）の第２の端子と接続されており、第１
    のバイポーラトランジスタ（ＢＴ１）の第１の端子およ
    び第２のバイポーラトランジスタ（ＢＴ２）の第１の端
    子が第２のＭＯＳトランジスタ（ＭＴ２）の第２の端子
    および第３のトランジスタ（ＴＲ３）の第２の端子に接
    続されており、第３のバイポーラトランジスタ（ＢＴ３
    ）の第１の端子および第４のバイポーラトランジスタ（
    ＢＴ４）の第１の端子が第２のトランジスタ（ＴＲ２）
    の第２の端子および第３のＭＯＳトランジスタ（ＭＴ３
    ）の第２の端子と接続されており、第１のバイポーラト
    ランジスタ（ＢＴ１）の第２の端子および第３のバイポ
    ーラトランジスタ（ＢＴ３）の第２の端子が共通に第１
    の抵抗（Ｗ１）を介して第２の端子（ＫＬ２）と接続さ
    れており、第２のバイポーラトランジスタ（ＢＴ２）の
    第２の端子および第４のバイポーラトランジスタ（ＢＴ
    ４）の第２の端子が共通に第２の抵抗（Ｗ２）を介して
    第２の端子（ＫＬ２）と接続されており、第１の入力端
    （Ｅ１）が第１のトランジスタ（ＴＲ１）の制御端子と
    、また第２の入力端（Ｅ２）が第１のＭＯＳトランジス
    タ（ＭＴ１）のゲート端子と接続されており、第２のト
    ランジスタ（ＴＲ２）の制御端子および第３のトランジ
    スタ（ＴＲ３）の制御端子が共通に第３の入力端（Ｅ３
    ）を形成し、第２のＭＯＳトランジスタ（ＭＴ２）のゲ
    ート端子および第３のＭＯＳトランジスタ（ＭＴ３）の
    ゲート端子が共通に第４の入力端（Ｅ４）を形成し、第
    １の桁上げ入力端（Ｃ）が第２のバイポーラトランジス
    タ（ＢＴ２）のベース端子および第３のバイポーラトラ
    ンジスタ（ＢＴ３）のベース端子に接続されており、第
    ２の桁上げ入力端（＠Ｃ＠）が第１のバイポーラトラン
    ジスタ（ＢＴ１）のベース端子および第４のバイポーラ
    トランジスタ（ＢＴ４）のベース端子と接続されており
    、第１の和出力端（Ｓ）が第４のバイポーラトランジス
    タ（ＢＴ４）の第２の端子および第２のバイポーラトラ
    ンジスタ（ＢＴ２）の第２の端子と接続されており、第
    ２の和出力端（＠Ｓ＠）が第１のバイポーラトランジス
    タ（ＢＴ１）の第２の端子および第３のバイポーラトラ
    ンジスタ（ＢＴ３）の第２の端子と接続されていること
    を特徴とする和および桁上げ部分を有する加算器セル。 ２）和部分内で第１のＭＯＳトランジスタ（ＭＴ１）が
    ｎチャネルＭＯＳトランジスタ、第２および第３のＭＯ
    Ｓトランジスタ（ＭＴ２、ＭＴ３）がｐチャネルＭＯＳ
    トランジスタ、第１、第２および第３のトランジスタ（
    ＴＲ１、ＴＲ２、ＴＲ３）ならびに第１、第２、第３お
    よび第４のバイポーラトランジスタ（ＢＴ１、ＢＴ２、
    ＢＴ３、ＢＴ４）がｎｐｎバイポーラトランジスタであ
    ることを特徴とする請求項１記載の加算器セル。 ３）和部分内で第１のＭＯＳトランジスタ（ＭＴ１）お
    よび第１のトランジスタ（ＴＲ１）がｐチャネルＭＯＳ
    トランジスタ、第２および第３のＭＯＳトランジスタ（
    ＭＴ２、ＭＴ３）および第２および第３のトランジスタ
    （ＴＲ２、ＴＲ３）がｐチャネルＭＯＳトランジスタ、
    また第１、第２、第３および第４のバイポーラトランジ
    スタ（ＢＴ１、ＢＴ２、ＢＴ３、ＢＴ４）がｎｐｎバイ
    ポーラトランジスタであることを特徴とする請求項１記
    載の加算器セル。 ４）和部分内で第１のＭＯＳトランジスタ（ＭＴ１）、
    第２および第３のトランジスタ（ＴＲ２、ＴＲ３）がｎ
    チャネルＭＯＳトランジスタ、第１のトランジスタ（Ｔ
    Ｒ１）および第２および第３のＭＯＳトランジスタ（Ｍ
    Ｔ２、ＭＴ３）がｐチャネルＭＯＳトランジスタ、また
    第１、第２、第３および第４のバイポーラトランジスタ
    （ＢＴ１、ＢＴ２、ＢＴ３、ＢＴ４）がｎｐｎバイポー
    ラトランジスタであり、第１および第２の入力端（Ｅ１
    、Ｅ２）が第１の共通入力端（Ｅ１′）を、また第３お
    よび第４の入力端（Ｅ３、Ｅ４）が第２の共通入力端（
    Ｅ２′）を形成していることを特徴とする請求項１記載
    の加算器セル。 ５）和および桁上げ部分を有する加算器セルにおいて、
    桁上げ部分が第１のＭＯＳトランジスタ（ＭＴ１）およ
    び第１のトランジスタ（ＴＲ１）を有する第１の差動増
    幅器と、第２のＭＯＳトランジスタ（ＭＴ２）および第
    ２のトランジスタ（ＴＲ２）を有する第２の差動増幅器
    と、第３のＭＯＳトランジスタ（ＭＴ３）および第３の
    トランジスタ（ＴＲ３）を有する第３の差動増幅器と、
    第１および第２のバイポーラトランジスタ（ＢＴ１、Ｂ
    Ｔ２）から成る第４の差動増幅器と、電流源（ＳＱ）と
    、第１および第２の抵抗（Ｗ１、Ｗ２）とを含んでおり
    、第１のＭＯＳトランジスタ（ＭＴ１）の第１の端子お
    よび第１のトランジスタ（ＴＲ１）の第１の端子が共通
    に電流源（ＳＱ）を介して第１の端子（ＫＬ１）と接続
    されており、第２のＭＯＳトランジスタ（ＭＴ２）の第
    １の端子および第２のトランジスタ（ＴＲ２）の第１の
    端子が第１（７）ＭＯＳトランジスタ（ＭＴ１）の第２
    の端子と、また第３のトランジスタ（ＴＲ３）の第１の
    端子および第３のＭＯＳトランジスタ（ＭＴ３）の第１
    の端子が第１のトランジスタ（ＴＲ１）の第２の端子と
    接続されており、第１のバイポーラトランジスタ（ＢＴ
    １）の第１の端子および第２のバイポーラトランジスタ
    （ＢＴ２）の第１の端子が第２のＭＯＳトランジスタ（
    ＭＴ２）の第２の端子および第３のトランジスタ（ＴＲ
    ３）の第２の端子と接続されており、第２のトランジス
    タ（ＴＲ２）の第２の端子および第２のバイポーラトラ
    ンジスタ（ＢＴ２）の第２の端子が共通に第１の抵抗（
    Ｗ１）を介して第２の端子（ＫＬ２）と、また第１のバ
    イポーラトランジスタ（ＢＴ１）の第２の端子および第
    ３のＭＯＳトランジスタ（ＭＴ３）の第２の端子が共通
    に第２の抵抗（Ｗ２）を介して第２の端子（ＫＬ２）と
    接続されており、第１の入力端（Ｅ１）が第１のトラン
    ジスタ（ＴＲ１）の制御端子と、また第２の入力端（Ｅ
    ２）が第１のＭＯＳトランジスタ（ＭＴ１）のゲート端
    子と接続されており、第２のトランジスタ（ＴＲ２）の
    制御端子および第３のトランジスタ（ＴＲ３）の制御端
    子が共通に第３の入力端（Ｅ３）を形成し、第２のＭＯ
    Ｓトランジスタ（ＭＴ２）のゲート端子および第３のＭ
    ＯＳトランジスタ（ＭＴ３）のゲート端子が共通に第４
    の入力端（Ｅ４）を形成し、第１の桁上げ入力端（Ｃ）
    が第２のバイポーラトランジスタ（ＢＴ２）のベース端
    子と、また第２の桁上げ入力端（＠Ｃ＠）が第１のバイ
    ポーラトランジスタ（ＢＴ１）のベース端子と接続され
    ており、第１のバイポーラトランジスタ（ＢＴ１）の第
    ２の端子および第３のＭＯＳトランジスタ（ＭＴ３）の
    第２の端子が共通に第１の桁上げ出力端（ＣＯ）を、ま
    た第２のトランジスタ（ＴＲ２）の第２の端子および第
    ２のバイポーラトランジスタ（ＢＴ２）の第２の端子が
    共通に第２の桁上げ出力端（＠ＣＯ＠）を形成すること
    を特徴とする和および桁上げ部分を有する加算器セル。 ６）桁上げ部分内で第１のＭＯＳトランジスタ（ＭＴ１
    ）がｎチャネルＭＯＳトランジスタ、第２および第３の
    ＭＯＳトランジスタ（ＭＴ２、ＭＴ３）がｐチャネルＭ
    ＯＳトランジスタ、第１、第２および第３のトランジス
    タ（ＴＲ１、ＴＲ２、ＴＲ３）ならびに第１および第２
    のバイポーラトランジスタ（ＢＴ１、ＢＴ２）がｎｐｎ
    バイポーラトランジスタであることを特徴とする請求項
    ５記載の加算器セル。 ７）桁上げ部分内で第１のＭＯＳトランジスタ（ＭＴ１
    ）および第１のトランジスタ（ＴＲ１）がｎチャネルＭ
    ＯＳトランジスタ、第２および第３のＭＯＳトランジス
    タ（ＭＴ２、ＭＴ３）ならびに第２および第３のトラン
    ジスタ（ＴＲ２、ＴＲ３）がｐチャネルＭＯＳトランジ
    スタ、また第１および第２のバイポーラトランジスタ（
    ＢＴ１、ＢＴ２）がｎｐｎバイポーラトランジスタであ
    ることを特徴とする請求項５記載の加算器セル。 ８）桁上げ部分内で第１のＭＯＳトランジスタ（ＭＴ１
    ）、第２および第３のトランジスタ（ＴＲ２、ＴＲ３）
    がｎチャネルＭＯＳトランジスタ、第２および第３のＭ
    ＯＳトランジスタ（ＭＴ２、ＭＴ３）がｐチャネルＭＯ
    Ｓトランジスタ、また第１および第２のバイポーラトラ
    ンジスタ（ＢＴ１、ＢＴ２）がｎｐｎバイポーラトラン
    ジスタであり、第１および第２の入力端（Ｅ１、Ｅ２）
    が第１の共通入力端（Ｅ１′）を、また第３および第４
    の入力端（Ｅ３、Ｅ４）が第２の共通入力端（Ｅ２′）
    を形成していることを特徴とする請求項５記載の加算器
    セル。 ９）第１の端子（ＫＬ１）が接地電位（Ｖ＿Ｓ＿Ｓ）と
    、また第２の端子（ＫＬ２）が供給電圧（Ｖ＿Ｄ＿Ｄ）
    と接続されていることを特徴とする請求項１ないし８の
    １つに記載の加算器セル。
JP1023652A 1988-02-05 1989-01-31 和および桁上げ部分を有する加算器セル Pending JPH01226028A (ja)

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