JPH01214196A - 混成集積回路 - Google Patents

混成集積回路

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Publication number
JPH01214196A
JPH01214196A JP4118188A JP4118188A JPH01214196A JP H01214196 A JPH01214196 A JP H01214196A JP 4118188 A JP4118188 A JP 4118188A JP 4118188 A JP4118188 A JP 4118188A JP H01214196 A JPH01214196 A JP H01214196A
Authority
JP
Japan
Prior art keywords
layer
solder
contact hole
thin film
integrated circuit
Prior art date
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Pending
Application number
JP4118188A
Other languages
English (en)
Inventor
Yoshifumi Moriyama
森山 好文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4118188A priority Critical patent/JPH01214196A/ja
Publication of JPH01214196A publication Critical patent/JPH01214196A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路に関し、特に絶縁性樹脂層と薄膜
導体層を積、11−た薄膜多層基板を使用する混成集積
回路に関する。
〔従来の技術〕
従来、この種の薄膜多層基板は、第3図に示される様に
、セラミックス基板1上に、ポリイミド層2および配線
N3を設け、この配線層3上に配線間絶縁9回路保護お
よびハンダ濡れの制限領域の形成を目的としたポリイミ
ド層2が形成される。
通常、配線層3となる導体層は、AuまたはCu等がス
パッタ法もしくはメツキ法により膜状に形成され、しか
るのちエツチング法により回路パターンが形成される。
Au、Cuはハンダ濡れ性が良好であるために、ハンダ
濡れの必要のない部分を、ポリイミドのような耐熱性絶
縁樹脂で覆うことにより、容易にハンダによる部品搭載
用の電極(コンタクトホール11)が形成される。
この他に類似した例としては、第4図に示される様に、
セラミックス基板1上の厚膜導体12上にハンダ溶着電
@14およびハンダバンプ15を形成し、周囲にハンダ
濡れ性のない低融点ガラス等からなるハンダ広がり防止
膜13を形成した例がみられる。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路は、ハンダの濡れ広がりを
防止する機能を配線層3を覆うポリイミド層2などの絶
縁性樹脂層のみに負わせているために、ハンダの濡れ広
がりを防止する効果が十分ではなく、初期の部品搭載時
に良好な接続が得られても、経時変化により急速に接続
部分が劣化し、信頼性に支障を来たす。実験結果によれ
ば、基板上の配線層3にAuを用い、Pb−5nハンダ
により電子部品を搭載した場合、150℃100時間の
高温放置により、多量のSnを主成分とするハンダが、
配線層3とポリイミド層2との界面に浸透し、ハンダ接
続部の形状が著しく劣化するここが知られた。このよう
に樹脂層(2)と、配線R3とからなる薄膜多層基板の
電極部分には、ハンダ濡れ広がりを防止する必要がある
本発明の目的は、このような問題を解決し、電極部のハ
ンダの濡れ広がりや染み込みを防止し、ハンダ接続部の
信頼性を高めた混成集積回路を提供することにある。
〔課頚を解決するための手段〕
本発明の構成は、絶縁基板上に絶縁性樹脂層と薄膜導体
層とを積層してなる薄膜多層基板を備え、外部接続電極
が最上層の前記絶縁性樹脂に設けられたコンタクトホー
ルと接続される混成集積回路において、前記コンタクト
ホール上にハンダ濡れ性のない合名層を含む多層の薄膜
導体層を形成したことを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の断面図である。セラミック
ス基板1上にポリイミド層2と配線層3とからなる回路
形成を行ない、ハンダによる部品搭載に必要とされる電
極部にコンタクトホール3形成し、図に示される様に、
コンタクトホールを覆うようにTi層4.Pd層5.A
u層6からなる電極を形成する。
ここで、配線層3としては、Au、Cu、Aff等が用
いられるが、これらはスパッタあるいはメツキにより形
成される。また、ポリイミド層2は、通常スピン塗布に
より5〜10μm程度に成膜され、PR工程あるいはド
ライエツチング工程等の手法によりパターン化される。
また、コンタクトホールを覆う多層薄膜電極は、Ti/
Pd/Au、Ti/Cu、NiCr/P d/ Au 
、 Cr/Cu等の構成での適用が可能であるが、ハン
ダの染み込みを防止するためには、配線層3の密着層と
してTiあるいはCrを用いた構成の効果が高い。例え
ば、T i / Cu構成と、N i Cr / P 
d / A u ff4成の比較した場合、前者は15
0℃200Hの高温放置でも全くハンダの染み込みが認
められないのに対し、後者(’) 場合150℃100
Hでもハンダの染み込みの開始が認められた。
第2図は本発明の第2の実施例を示す断面図である。第
1実施例で示した薄膜電極をT i / Cu構成とし
、Cu層7の上部にハンダ層8を設けてペデスタル構造
としている。ここで、ハンダ層8にはPb−Sn合金を
用いるのが一般的であるが、これらは、半導体素子上に
ハンダバンプを形成するフリップチッププロセスと同様
の工程により容易に形成が可能である。また、バンプ電
極は、Pb−Sn合今以外の組成からなるハンダあるい
はAu、Cu等により形成することもできる。
〔発明の効果〕
以上説明したように本発明は、絶縁性樹脂層と薄膜導体
層を積層してなる薄膜多層基板のコンタクトホール部分
に、コンタクトホールを覆う如く導体層からなる電極を
形成することにより、基板上に搭載する電子部品の接続
に用いられるハンダの染み込みを防止できる効果がある
また、コンタクトホールを覆う導体電極上にハンダバン
プを形成しペデスタル構造とすることによって、十分な
ハンダを供給しハンダ濡れ不足による不良を防止でき、
確実な接続が得られる。また、導体層中にハンダ層れ性
のないTi層あるいはCr層を形成するここによって、
基板配線にハンダ濡れ性の良いAuやCuを用いても十
分にハンダの染み込みを防止することが可能となる。
即ち、本発明によれば基板と搭載される電子部品との接
続信頼性が十分に高いものとなり、また搭載時における
接続不良の低減を図かることが可能となる。
【図面の簡単な説明】
第1図、第2図は本発明の第1および第2の実施例を示
す断面図、第3図、第4図は従来の混成集積回路の2つ
の例を示す断面図である。 1・・・セラミックス基板、2・・・ポリイミド層、3
・・・配線層、4・・・]゛i層、5・・・Pd層、6
・・・Au層、7・・・Cu層、8・・・ハンダ層、1
1・・・コンタクトホール、12・・・厚膜導体、13
・・・ハンダ塩がり防止居、14・・・ハンダ溶着電極
、15・・・ハンダバンプ。

Claims (2)

    【特許請求の範囲】
  1. (1) 絶縁基板上に絶縁性樹脂層と薄膜導体層とを積
    層してなる薄膜多層基板を備え、外部接続電極が最上層
    の前記絶縁性樹脂に設けられたコンタクトホールと接続
    される混成集積回路において、前記コンタクトホール上
    にハンダ濡れ性のない金属層を含む多層の薄膜導体層を
    形成したことを特徴とする混成集積回路。
  2. (2) 薄膜導体層上にバンプ電極を形成した請求項(
    1)記載の混成集積回路。
JP4118188A 1988-02-23 1988-02-23 混成集積回路 Pending JPH01214196A (ja)

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Application Number Priority Date Filing Date Title
JP4118188A JPH01214196A (ja) 1988-02-23 1988-02-23 混成集積回路

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JP4118188A JPH01214196A (ja) 1988-02-23 1988-02-23 混成集積回路

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Publication Number Publication Date
JPH01214196A true JPH01214196A (ja) 1989-08-28

Family

ID=12601254

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Application Number Title Priority Date Filing Date
JP4118188A Pending JPH01214196A (ja) 1988-02-23 1988-02-23 混成集積回路

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JP (1) JPH01214196A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154696A (ja) * 1997-08-01 1999-02-26 Mitsubishi Electric Corp 高周波多層誘電体基板およびマルチチップモジュール

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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