JPH01212038A - Peak value calculation type phase holding system - Google Patents
Peak value calculation type phase holding systemInfo
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- JPH01212038A JPH01212038A JP63036660A JP3666088A JPH01212038A JP H01212038 A JPH01212038 A JP H01212038A JP 63036660 A JP63036660 A JP 63036660A JP 3666088 A JP3666088 A JP 3666088A JP H01212038 A JPH01212038 A JP H01212038A
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
ディジタル伝送装置におけるタイミング再生方式に関し
、
タンク回路を使用せずに簡単な構成でLSI化を容易に
することを目的とし、
A/D変換器とDPLL (口1g1tal Phas
e−Locked Loop)の間に演算制御部を設け
、受信信号波形の特定のパターンを検出し、一定周期間
該パターン検出時に線路等化器の出力波形振幅値を演算
し、その演算結果を前の一定周期の演算した出力波形振
幅値と比較し、比較した振幅値が所望のパルスピーク値
に近ずいた場合前回の再生クロックの位相制御と同方向
の制御を行い、振幅値が所望のパルスピーク値より離れ
た場合は前回の再生クロックの位相制御と逆方向の制御
を行うように構成する。[Detailed Description of the Invention] [Summary] Regarding a timing regeneration method in a digital transmission device, the purpose of this invention is to easily integrate it into an LSI with a simple configuration without using a tank circuit. Mouth 1g 1tal Phas
An arithmetic control unit is provided between the e-Locked Loop), detects a specific pattern of the received signal waveform, calculates the output waveform amplitude value of the line equalizer when the pattern is detected for a fixed period, and uses the result of the calculation as the previous When the compared amplitude value is close to the desired pulse peak value, control is performed in the same direction as the phase control of the previous regenerated clock, and the amplitude value is adjusted to the desired pulse value. If it deviates from the peak value, the configuration is such that control is performed in the opposite direction to the previous phase control of the reproduced clock.
本発明は、ISDN(Integrated 5erv
ice DigitalNetwork)ディジタル加
入者伝送装置におけるタイミング再生方式、さらに詳し
く言えば受信信号自身から受信信号の識別基準を与える
タイミングを抽出する方式の改良に関する。The present invention utilizes ISDN (Integrated 5erv
The present invention relates to a timing recovery method in a digital subscriber transmission device (ice Digital Network), and more specifically, to an improvement of a method for extracting timing that provides a criterion for identifying a received signal from the received signal itself.
従来の方式では、伝送線路の特性により劣化した受信信
号を線路等化器で波形整形し、成る一定のしきい値でス
ライスし、タンク回路に入力され受信信号の周波数成分
を得てPLL(Phase−Locked Loop)
回路で再生クロックを求める構成が一般となっている。In the conventional method, the received signal deteriorated due to the characteristics of the transmission line is waveform-shaped by a line equalizer, sliced at a certain threshold value, and input into a tank circuit to obtain the frequency components of the received signal and then processed into a PLL (Phase). -Locked Loop)
A common configuration is to obtain a recovered clock using a circuit.
然し現在のタイミング再生回路を含めた伝送装置を構成
するにはLSI化が必須の条件となっているが、タンク
回路はL−Cタンク(L:インダクタンス、C:容量)
或いはメカニカルフィルタ等で構成されているため、L
SI化が困難であった。However, in order to configure current transmission equipment including timing regeneration circuits, LSI integration is an essential condition, but the tank circuit is an L-C tank (L: inductance, C: capacitance).
Or, because it is composed of a mechanical filter, etc., L
It was difficult to implement SI.
従ってタンク回路の代わりにLSI化に適した回路構成
のタイミング再生方式の開発が要望されている。Therefore, there is a demand for the development of a timing regeneration system with a circuit configuration suitable for LSI instead of the tank circuit.
第6図は、従来のタイミング再生方式のブロック図であ
り、■は線路等化器、6はスライサ、7はタンク回路、
8はPLLである。FIG. 6 is a block diagram of a conventional timing regeneration system, where ■ is a line equalizer, 6 is a slicer, 7 is a tank circuit,
8 is a PLL.
図において、受信信号は伝送線路の特性により劣化して
いるため、線路等化器1により波形整形され、スライサ
6により成る一定のしきい値でスライスしてタンク回路
7に入力される。タンク回路7は前述したようにL−C
タンク或いはメカニカルフィルタ等から構成され、ここ
で受信信号の周波数成分を得て、さらにPLL回路8で
再生クロックを求めるように構成されている。In the figure, since the received signal is degraded due to the characteristics of the transmission line, it is waveform-shaped by a line equalizer 1, sliced at a certain threshold by a slicer 6, and input to a tank circuit 7. The tank circuit 7 is L-C as mentioned above.
It consists of a tank, a mechanical filter, etc., and is configured to obtain the frequency component of the received signal here, and further to obtain a reproduced clock in the PLL circuit 8.
ところが従来のタイミング再生方式では、前述したよう
にL−C回路或いはメカニカルフィルタ等を用いたタン
ク回路を使用しているためにLSI化が困難であるとい
う問題点があった。However, the conventional timing regeneration method uses an LC circuit or a tank circuit using a mechanical filter, as described above, and therefore has a problem in that it is difficult to implement it into an LSI.
本発明は、このような問題点に鑑み、LSI化に適した
回路構成のタイミング再生方式を提供することを目的と
している。SUMMARY OF THE INVENTION In view of these problems, it is an object of the present invention to provide a timing recovery method with a circuit configuration suitable for LSI implementation.
第1図は、本発明のピーク値演算型位相保持方式の原理
図であり、図において線路等化器1の出力をディジタル
信号に変換するA/D変換器2と再生クロックを出力す
るDPLL 4の間に演算制御部3を設けた構成として
いる。FIG. 1 is a principle diagram of the peak value calculation type phase holding system of the present invention. In the figure, an A/D converter 2 converts the output of a line equalizer 1 into a digital signal, and a DPLL 4 outputs a recovered clock. It has a configuration in which an arithmetic control section 3 is provided between the two.
本発明のピーク値演算型位相保持方式では、演算制御部
3により線路等化器出力信号の特定パターンを検出し、
一定周期間該パターン検出時に線路等化器1の出力波形
振幅値を演算し、その演算結果を前の一定周期間で演算
した出力波形振幅値と比較し、比較した振幅値が所望の
パルスピーク値に近ずいた場合は前回の再生クロックの
位相制御と同方向の制御を行い、該振幅値が所望のパル
スピーク値より離れた場合は、前回の再生クロックの位
相制御と逆方向の制御を行うようにする。In the peak value calculation type phase holding method of the present invention, the calculation control unit 3 detects a specific pattern of the line equalizer output signal,
The output waveform amplitude value of the line equalizer 1 is calculated when the pattern is detected for a certain period, and the calculation result is compared with the output waveform amplitude value calculated in the previous certain period, and the compared amplitude value is determined to be the desired pulse peak. If the amplitude value is close to the desired pulse peak value, control is performed in the same direction as the phase control of the previous regenerated clock, and if the amplitude value is far from the desired pulse peak value, control is performed in the opposite direction to the phase control of the previous regenerated clock. Let's do it.
即ち本発明は、従来のタンク回路を使用せずに線路等化
器1の出力波形から直接タイミング再生のための制御情
報を得て、その情報をもとに叶LL4を制御し、再生ク
ロックを求めるものである。That is, the present invention obtains control information for timing regeneration directly from the output waveform of the line equalizer 1 without using a conventional tank circuit, controls the LL4 based on that information, and generates the regenerated clock. That's what I'm looking for.
第2図は本発明の一実施例のピーク値演算型位相保持方
式のブロック図であり、第1図に示したものと同一のも
のは同一の記号で示している。FIG. 2 is a block diagram of a peak value calculation type phase holding system according to an embodiment of the present invention, and the same components as those shown in FIG. 1 are indicated by the same symbols.
図において、3の演算制御部は受信系列中の特定のパタ
ーン例えば、・・・0.±a、 0・・・(aはシンボ
ル値)を検出するパターン検出器31と、−定周期間上
記パターン検出時に線路等化器1の出力波形振幅値を演
算する演算回路32と、一定周期毎の演算結果を時系列
で比較する比較回路33と、一定周期を決定する周期カ
ウンタ34とから構成される。さらに5はDPLL 4
を制御する原発振器である。In the figure, the arithmetic control unit 3 selects a specific pattern in the received sequence, for example, . . . 0. A pattern detector 31 that detects ±a, 0... (a is a symbol value), an arithmetic circuit 32 that calculates the output waveform amplitude value of the line equalizer 1 at the time of detecting the pattern for -a constant period, and a constant period It is comprised of a comparison circuit 33 that compares the results of each calculation in time series, and a cycle counter 34 that determines a constant cycle. Furthermore, 5 is DPLL 4
This is the primary oscillator that controls the
また第4図及び第5図はDPLL 4の制御を説明する
ための波形図を示す。Further, FIGS. 4 and 5 show waveform diagrams for explaining control of the DPLL 4.
第4図の波形は、DPLL 4の制御に関する原理を説
明したものであり、線路等化器1の出力では受信信号の
ピーク値は正しく所望のピークレベルHkに設定される
。一定の演算周期及び位相制御タイミングを設定し、そ
の間に周期内ピーク値Hkの平均値Ciが演算される。The waveforms in FIG. 4 explain the principle of control of the DPLL 4, and the peak value of the received signal at the output of the line equalizer 1 is correctly set to the desired peak level Hk. A fixed calculation cycle and phase control timing are set, and during that period, the average value Ci of the peak values Hk within the cycle is calculated.
演算結果Ciに対する位相制御方向をPi(再生クロッ
クの位相を進ませるか、遅らせるか)とすると、第5図
の波形に示すように(a)の正しいサンプル位相から位
相ずれが発生し、この結果ピーク値は、(b)の誤った
サンプル位相のように減少する。従ってDPLL 4の
再生クロックの位相制御方向を
Cn <CnのときPn+l = −Pn(逆制御方
向)Cn >CnのときPn+l = Pn(同制
御方向)とすることにより、再生クロックの位相を正し
く線路等化器1の出力波形のピーク値位相に保持するこ
とができる。演算に供されるパルスは、パターン検出器
31で検出することにより位相制御を正しく行うことが
可能となる。第4図の波形はパターン0.±1.0
のものを使用している。If the phase control direction for the calculation result Ci is Pi (whether to advance or delay the phase of the reproduced clock), a phase shift will occur from the correct sample phase in (a) as shown in the waveform of Figure 5, and this result The peak value decreases like the incorrect sample phase in (b). Therefore, by setting the phase control direction of the regenerated clock of DPLL 4 to Pn+l = -Pn (reverse control direction) when Cn < Cn and Pn+l = Pn (same control direction) when Cn > Cn, the phase of the regenerated clock can be adjusted correctly on the line. The output waveform of the equalizer 1 can be maintained at the peak value phase. By detecting the pulses used for calculation with the pattern detector 31, it becomes possible to perform phase control correctly. The waveform in Figure 4 is pattern 0. ±1.0
I'm using the one from
第2図のブロック図において、伝送線路の特性により劣
化した受信信号は線路等化器1により波形整形される。In the block diagram of FIG. 2, a received signal degraded by the characteristics of the transmission line is waveform-shaped by a line equalizer 1.
この線路等化器1の出力波形は、サンプリング点でA/
D変換器2によりA/D変換され、その出力信号はパタ
ーン検出器31に入力され、ピーク値を演算する受信デ
ータパターンが検出される。演算回路32においては、
一定周期間ピーク値の平均値Ciを演算する。この演算
結果は比較回路33で該比較回路33内に記憶された一
周期前の演算結果と比較され、DPLL 4による再生
クロックの位相制御方向が決定される。さらに比較回路
33では、DPLL 4の位相制御タイミング信号が生
成され、位相制御方向信号とともにDPLL 4に出力
される。上記の演算周期は、叶LL4の出力の再生クロ
ックをもとに周期カウンタ34で再生クロック数を計数
することにより決定される。The output waveform of this line equalizer 1 is A/
A/D conversion is performed by the D converter 2, and its output signal is input to a pattern detector 31, where a received data pattern for calculating a peak value is detected. In the arithmetic circuit 32,
An average value Ci of peak values for a certain period is calculated. This calculation result is compared with the calculation result stored in the comparison circuit 33 one cycle before by the comparison circuit 33, and the direction of phase control of the recovered clock by the DPLL 4 is determined. Furthermore, the comparison circuit 33 generates a phase control timing signal for the DPLL 4 and outputs it to the DPLL 4 together with the phase control direction signal. The above calculation cycle is determined by counting the number of reproduced clocks with the cycle counter 34 based on the reproduced clock output from the leaf LL4.
さらに第3図は本発明の他の実施例のピーク値演算型位
相保持方式のブロック図であり、線路等化器1の前段に
A/D変換器2を配置し、ディジタル処理による線路等
化器1を使用する構成も可能である。Furthermore, FIG. 3 is a block diagram of a peak value calculation type phase holding system according to another embodiment of the present invention, in which an A/D converter 2 is arranged before the line equalizer 1, and line equalization is performed by digital processing. A configuration using the device 1 is also possible.
また第2図の本発明の一実施例では、線路等化器lの出
力のピーク値の平均値を演算する構成を示したが、ピー
クレベル(一定値)と線路等化器1の出力ピーク値の誤
差平均値を演算しても同様のタイミング再生機能が得ら
れる。Furthermore, in the embodiment of the present invention shown in FIG. 2, a configuration is shown in which the average value of the peak values of the output of the line equalizer 1 is calculated, but the peak level (constant value) and the output peak of the line equalizer 1 A similar timing recovery function can be obtained by calculating the average error value of the values.
以上説明したように本発明によれば、従来のタイミング
再生方式のようにタンク回路を使用せずに簡単な回路構
成でタイミング再生が実現できるため、LSI化が容易
になる等の効果が得られる。As explained above, according to the present invention, timing regeneration can be realized with a simple circuit configuration without using a tank circuit unlike the conventional timing regeneration method, and therefore it is possible to obtain effects such as ease of implementation into LSI. .
第1図は本発明のピーク値演算型位相保持方式第2図は
本発明の一実施例のピーク値演算型位相保持方式のブロ
ック図、
第3図は本発明の他の実施例のピーク値演算型位相保持
方式のブロック図、
第4図及び第5図はDPLLの制御を説明するための波
形図、
第6図は従来のタイミング再生方式のブロック図である
。
図において、1は線路等化器、2はA/D変換器、3は
演算制御部、4は叶LLを示す。FIG. 1 is a block diagram of a peak value calculation type phase holding method according to an embodiment of the present invention. FIG. 3 is a block diagram of a peak value calculation type phase holding method according to an embodiment of the present invention. FIG. 4 and FIG. 5 are waveform diagrams for explaining the control of the DPLL, and FIG. 6 is a block diagram of the conventional timing regeneration method. In the figure, 1 is a line equalizer, 2 is an A/D converter, 3 is an arithmetic control section, and 4 is a leaf LL.
Claims (1)
D変換器(2)でディジタル信号に変換し、DPLL(
4)で再生クロックを求めるディジタル伝送装置のタイ
ミング再生方式において、 前記A/D変換器(2)と前記DPLL(4)の間に演
算制御部(3)を設け、 受信信号波形の特定のパターンを検出し、一定周期間該
パターン検出時に線路等化器(1)の出力波形振幅値を
演算し、その演算結果を前の一定周期間の演算した出力
波形振幅値と比較し、比較した振幅値が所望のパルスピ
ーク値に近ずいた場合前回の再生クロックの位相制御と
同方向の制御を行い、振幅値が所望のパルスピーク値よ
り離れた場合は前回の再生クロックの位相制御と逆方向
の制御を行うように構成したことを特徴とするピーク値
演算型位相保持方式。[Claims] The received signal is waveform-shaped through a line equalizer (1), and the A/
The D converter (2) converts it into a digital signal, and the DPLL (
In the timing recovery method of a digital transmission device that obtains a recovered clock in 4), an arithmetic control section (3) is provided between the A/D converter (2) and the DPLL (4), and a specific pattern of the received signal waveform is provided. , calculates the output waveform amplitude value of the line equalizer (1) when detecting the pattern for a certain period, compares the calculation result with the output waveform amplitude value calculated for the previous certain period, and calculates the compared amplitude. If the value is close to the desired pulse peak value, control is performed in the same direction as the phase control of the previous regenerated clock, and if the amplitude value is far from the desired pulse peak value, the control is performed in the opposite direction to the phase control of the previous regenerated clock. A peak value calculation type phase holding method characterized by being configured to control.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63036660A JPH01212038A (en) | 1988-02-18 | 1988-02-18 | Peak value calculation type phase holding system |
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JPH01212038A true JPH01212038A (en) | 1989-08-25 |
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JP63036660A Pending JPH01212038A (en) | 1988-02-18 | 1988-02-18 | Peak value calculation type phase holding system |
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JP (1) | JPH01212038A (en) |
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1988
- 1988-02-18 JP JP63036660A patent/JPH01212038A/en active Pending
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