JPH01209754A - データ／制御信号識別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ＬＳＩ等の外部ビン数を減らすことの可能な制御回路に
関し、 外部ピンをデータ信号と制御信号とで共用することによ
り、外部ピン数の削減を図り、集積回路の小型化を実現
することを目的とし、 外部入力端子から入力するディジタル入力信号の論理の
変化回数を所定周期毎に計数する変化回数計数手段と、
該手段による計数結果を所定の閾値と比較することによ
り、前記外部入力端子から入力するディジタル入力信号
がデータ信号であるか制御信号であるかを前記所定周期
毎に判定し、該判定結果を示すデータ／制御信号識別信
号を出力する比較手段とを有するように構成する。

また、上記構成に加え、前記比較手段からのデータ／制
御信号識別信号に従って、前記外部入力端子とは異なる
外部端子をデータ信号の入力廿しくは出力用の端子又は
制ａ信号の入力若しくは出力用の端子として選択的に切
り替える切替手段を有するように構成する。

ＣｙｒＬ業上の利用分野） 本発明は、ＬＳＩ等の外部ピン数を減らすことの可能な
制御回路に関する。

（従来の技術） ｇＡ稍回路技術の発達によって、論理ＬＳＩ等の実装密
度は増々高密度になりつつあり、その小型化が進んでい
る。そして、ＬＳＩの実装面積を小さくするにあたって
、ＬＳＩの内部回路とその外部回路とをｔＵＩするため
の外部ピンの占有面積が無視できなくなってきており、
いかにして外部ピン数の少ないＬＳＩを作るかが、ＬＳ
Ｉの小型化を実現するために必要である。

従来は、１つの外部ピンはデータ信号又は制御信号のど
ちらか一方の入出力用に用いられていた。

〔発明が解決しようとする課題〕 しかし、従来のように、１つの外部ピンにデータ信号又
は制御信号の入出力用のどちらか一方のｉ能しか持たせ
られないと、ＬＳＩに多くの機能を持た・きようとした
場合におのずと外部ピン数を増やさざるを得ず、外部ピ
ン数が少なく、かつ、多くの機能をもった汎用的かつ小
型のＬＳＩを製造することが困難であるという問題点を
有していた。

本発明は、外部ピンをデータ信号と制御信号とで共用す
ることにより、外部ピン数の削減を図り、集積回路の小
型化を実現することを目的とする。

〔課題を解決するための手段〕

第１図（ａ）、　（ｂｌは本発明のブロック図である。

まず、同図（ａ）において、外部入力端子ｌには特には
図示しない内部回路が接続されるほか、同端子１から入
力するディジタル入力信号４の論理の変化回数を所定周
期Ｔ毎に計数する変化回数計数手段２が接続される。該
手段２は、例えば所定の基準クロックに従って、ディジ
タル入力信号をｌり彎ツク分遅延させるＤ−フリップフ
ロツブと、その出力と現在のディジタル入力信号とを２
つの入力とするイクスクルーシプオア回路と、その出力
を計数入力とし、前記所定周期Ｔ毎にリセットされるカ
ウンタとによって実現される。

次に、変化回数計数手段２の計数結果は比較手段３に入
力し、ここで前記計数結果が所定の闇値より大きいか小
さいかが比較されることにより、外部入力端子１から入
力するディジタル入力信号４が、データ信号であるか制
御信号であるかが前記所定周期Ｔ毎に判定され、データ
／制御信号し１別信号５として出力される。この比較器
ｒＩｔ３は、例えば前記カウンタの出力値を所定周期Ｔ
毎に所定値と比較する比較器によって実現される。

また、第１ｆｆｌ（ｂ）の手段は、第１図（８）の構成
と対のものとして構成され、外部入力端子ｌとは異なる
外部端子６に、前記第１図（ａ）の比較手段３から出力
されるデータ／制御信号識別信号５に従って、同端子６
をデータ信号８の入出力用の端子、又は制御信号９の入
出力用の端子として選択的に切り替える切替手段７が接
続される。同手段７は、例えばゲート回路によって実現
される。

〔作　　　用〕

以上の構成において、まず、第１図（ａ）では、外部入
力端子１から入力するディジタル入力信号４が、データ
信号であるか制御信号であるかが、その論理の変化の度
合を計測することにより判定され、その判定結果がデー
タ／制御信号識別信号５として集積回路の内部回路に取
り込まれる。従って、内部回路においてはこの信号によ
って外部入力端子１から入力するディジクル人力ｔａ”
）４を、データ信号処理用の回路、又は制御信号処理用
の回路に振り分けることができ、外部入力端子１をデー
タ信号入力用、制御信号入力用に共用することができ、
外部入力端子数を減らすことができる。

また、第１図（ｂ）では、第１図（ａ）の構成における
データ／制御信号識別信号５を用いて、他の外部端子６
をデータ信号８の入出力用、又は制御信号９の入出力用
に切り替えることができ、これに４−っ゛ども外部端子
数を減らすことができる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

第２図は、本発明の実施例の構成図である０本実施例に
おい°ζは、ＬＳＩの外部入力ピンＩＮ＃ｌ〜ＩＮ＃ｎ
をデータ信号と制御信号兼用とし、その識別をＬＳＩ内
部に設けられ各外部入力ピンＩＮ＃１−ＩＮ＃ｎに接続
されるデータ／制御信号識別回路１０（＃１〜＃ｎ）に
よって行う。

第２図の外部入力ピンＩＮ＃１に接続されるデータ／制
御信号識別回路１０（＃１）において、Ｄフリップフロ
ップ（Ｄ−ＦＦ、以下同じ）１２は、外部クロックピン
ＣＬＯＣＫから入力する基準クロックＣＬＫＩに従って
、入力端子りに外部入力ピンＩＮ＃１から入力する入力
信号を１クロック分遅延させ、出力幅子Ｑから出力する
。

上記出力と外部入力ピンＩＮ＃１からの入力信号は、イ
クスクルーシプオア回路１３に入力し、同回路１３の出
力１６は基準クロックＣＬＫ１に同期して動作するカウ
ンタ１４の計数入力端子ＥＮに入力し、カウントアンプ
を行う、また、カウンタ１４は、基準クロックＣＬＫ１
を分周回路１１で分周した分局クロックＣＬ　１（２に
よってリセットされる。

カウンタ１４の計数出力１７は比較器１５に入力し、こ
こで予め設定された比較値と分周クロックＣＬＫ２の変
化タイミングで比較され、該比較値より大きい場合には
次の分周クロックＣＬＫ２の変化タイミングまで論理「
１」のＤＡＴＡ１０ＵＴ＃１信号を出力し、逆に比較値
より小さい場合には同じく論理「０」を出力する。

以上の構成は、他の外部入力ピンｌＮ９２〜■Ｎｕｎに
接続されるデータ／制御信号識別回路１０　（＃２〜＃
ｎ）においても全く同様である。

次に、上記実施例の動作について説明を行う。

イクスクルーシブオア回路１３には、Ｄ−ＦＦＩ２の出
力端子Ｑからの１クロツク前の入力信号と現在の入力信
号とが入力しており、それらの論理に変化が生じて一致
しなくなった時に、その出力１６は論理「１」となる。

従っ°ζ、カウンタ１４は、入力信号が変化する毎にカ
ウントアンプし、その計数出力１７として出力される分
周クロックＣＬＫ２で定まる期間内の入力信号の変化回
数値が、比較器１５で比較される。

即ち、本実施例では外部入力ピンＩＮ＃１から入力する
入力信号がデータ信号の場合には、分周クロックＣＬＫ
２で定まる期間内に所定回数以上変化し、制御信号の場
合には所定回数以上変化しないという前提のもとに、外
部入力ピンＩＮ＃１から入力する入力信号がデータ信号
か制御信号かを識別判定することができ、その判定結果
をＤＡＴＡ１０ＵＴ＃１として出力できる。

従って、ＬＳＩの特には図示しない内部回路は、上記り
へＴへ１０ＵＴ＃１信号の論理に基づいて、外部入力ピ
ンＩＮ＃１をデータ信号処理用の回路と制御信号処理用
の回路に振り分けることができる。

上記動作は、各外部入力ピンＩＮ＃１〜ＩＮ＃ｎ毎に独
立して行えるため、各外部入力ピンＩＮ＃１〜ＩＮ＃ｎ
をデータ信号と制御信号の入力用に兼用させることがて
きる。

次に、第３図は本発明の他の実施例の構成図である。こ
の実施例は、第２図の実施例とペアで使用することを前
提としており、ＬＳＩにおける出力用の外部出力ピンＯ
ＵＴ＃ｉを、第２図のいずれかのデータ／制御信号識別
回路１０（＃１）の出力であるＤへＴへ１０ＵＴ＃ｉ信
号によって、データ信号２０の出力用又は制御信号２１
の入力用に切り替えることができる。

第３図において、Ｄ　Ａ　Ｔ　Ａ　／　ＯＵ　Ｔ　＃　
ｉ信号が論理「１」、即ち、第２図の対応する外部入力
ピンＩＮ＃１　　（ＩＮ９１〜ＩＮ＃ｎのいずれか）が
データ信号入力モードの場合には、正論理で制御される
バッファ１Ｂがオンとなり、外部出力ピンｏｕ’ｒａｉ
はデータ信号２０の出力モードとなる。

逆に、ＤＡＴＡ１０ＵＴ＃ｉ信号が論理ｒＯＪ、すなわ
ち第２図の対応する外部入力ピンＩＮ＃ｉが制御信号入
力モードの場合には、負論理で制御されるバッファ１９
がオンとなり、外部出力ピン０υＴ＃１は制御信号２１
の入力モードとなる。

次に、第４図は第２図と第３図の実施例を用いて、ｎビ
ットの可変シフトレジスタのｗＡ能を実現できる１Ｇピ
ン構成のＬＳＩ２２のビン配置図である。

？！！源ピンＶは、ＬＳＩ２２に電源を供給する端子で
あり、外部クロックピンＣＬＯＣＫ＃１は、ＬＳＩ２２
内の１６ビントの可変シフトレジスタ回路（後述する）
に基準クロックを供給する端子である。

外部入力ピンＤへＴへ＃１及び外部出力ピンＤＡＴＡＯ
ＵＴ＃１は、データの入出力専用の端子である。

外部入力ピンＩＮ＃１．ＩＮ＃２は、第２図の実施例で
示したｔ５１ｆｍを有し、データ信号の入力用と制御信
号の入力用に兼用できる。

外部出力ピンＯＵＴ＃１、ＯＵＴ＃２は、第３図の実施
例で示したｉ能を有し、データ信号の出力用と制御信号
の入力用に兼用できる。

上記各外部ピン群２３（第４図）によって、１６ビツト
の可変シフトレジスタが実現できる。

次に、外部クロックピンＣＬＯＣＫ＃２は前記ＣＬ　Ｏ
ＣＫ　＃　１に対応し、外部入力ピンＤＡＴＡ＃２及び
外部出力ピンＤＡＴＡＯＵＴ＃２は、各々前記ＤＡＴＡ
＃１及びＤＡＴＡＯＵＴ＃１に対応し、外部入力ピンＩ
Ｎ＃３、ＩＮ＃４は、各々前記ＩＮ＃１、ＩＮ＃２に対
応し、更に外部比カビ１０ＵＴ＃３、ＯＵＴ＃４は、各
々前記ＯＵＴ＃１、ＯＵＴ＃２に対応する。これらの外
部ピン群２４によって、前記外部ピン群２３と全（同様
に独立した１６ビントの可変シフトレジスフが実現でき
る。

従って、上記外部ピン群２３と２４の入出力を接続し、
基準クロックビンＣＬＯＣＫ＃１．＃２に同一の基準ク
ロックを供給することにより、３２ビツトの可変シフト
レジスタが実現できる。

次に、第５図は、第４図のＬＳＩ２２の外部ピン群２３
に対応する１６ビント可変シフトレジスタの内部ｕｖ＆
構成を示した図である０本実施例では、＃１〜＃１６の
１６段のＤ−ＦＦ２５を有し、これ此よって１６ビツト
の可変シフトレジスタを構成している。

同図において、外部入力ピンＩＮ＃１．ＩＮ＃２には、
破線２６で示すように、第２図の実施例と同じ回路かに
１ｉ続され、各データ／制御信号識別回路１０　（＃１
．＃２）により、各外部入力ピンＩＮ＃１，１Ｎ＃２か
らデータ信号が入力しているか制御信号が入力しいるか
を外部クロックピンＣＬＯＣＫ＃１　（第２図の外部ク
ロックピンＣＬＯＣＫと同じ）から入力する基準クロ７
りＣＬＫｌを分周回路１１で分周した分周クロックＣＬ
　Ｋ２の時間間隔で識別し°ζおり、その判定結果をＤ
ＡＴＡ／Ｃ０ＮＴ＃１．＃２信号として各々出力してい
る。

また、外部比カビ：１０ＵＴ＃１．ＯＵＴ＃２には、破
線２７及び２８で示ずにうに、第３図の実施例と同じ回
路が接続され、前記ＤＡＴ人／Ｃ０ＮＴ＃１又は＃２信
号によりデータ信号出力用バッファ１８（＃１又は＃２
）又は制御信号入力用バッファ１９（＃１又は＃２）の
いずれかがオンになる。

次に、ＤＡＴＡ／Ｃ０ＮＴ＃１．＃２の各信号はモード
識別回路２９に入力し、それによりモード識別信号Ｍ　
ｏ　＝　Ｍ　ａのいずれかをローアクティブにする。

セレクト回路３０には、＃１〜＃ｌＧのＤ−ＦＦ２５の
各出力Ａ＃１−Ａ＃１６が入力し、外部入力ピンｒＮ＃
１．ＩＮ＃２から入力する制御信号、及び外部出力ピン
ＯＵＴ＃１．ＯＵＴ＃２からバッファｌ’ｌ　（＃１．
＃２）を介して入力する制御信号に基づいて、上記各出
力Ａ＃１〜Ａ　＃　１６のいずれか１つを選択し、ロー
アクティブのモード識別信号ＭＯによってオンになるバ
ッファ３１を介して外部出力ピンＤＡＴＡＯＵＴ＃１に
出力する。

セレクト回路３２には、＃５〜＃８のＤ−ＦＦ２５の各
出力へ＃５〜Ａ＃８が入力し、ローアクティブのモード
識別信号Ｍ１によってオンになるバッフ１３８．３９を
介して外部入力ピンＩＮ９２又は外部出力ビンＯＵＴ＃
２、バッフ１Ｘ９（＃２）から入力する制御信号に基づ
いて、又はローアクティブのモード識別信号Ｍ２によっ
てオンになるバッファ３３．３４を介して外部入力ビン
ＩＮ＃１又は外部出力ピンＯＵＴ＃１、バッファ１９（
＃１）から入力する制御信号に基づいて、上記各出力へ
＃５〜八＃８のいずれか１つを選択し、アンド回路３５
を介して入力するローアクティブのモード識別信号Ｍ１
又はＭｚのいずれか一方によりオンとなるバッフ７３６
を介して、外部出力ピンＤＡＴへｏｕ’ｒａｉに出力す
る。

セレクト回路３７には、＃１３〜＃１６のＤ　−Ｆ　Ｉ
／２５の各出力Ａ　９１３〜八＃１６が入力し、ローア
クティブのモード識別信号Ｍ＋によってオンになるバッ
ファ３８．３９を、介して外部入力ピンＩＮ＃２又は外
部出力ピンＯＵＴ＃２、バッファ１９（＃２）から入力
する制御信号に基づいて、上記各出力へ＃１３〜Ａ　＃
　１６のいずれか１つを選択し、ローアクティブのモー
ド識別信号Ｍ＋によりオンとなるバッファ４０を介して
、バッフ７１８（＃ｌ）から外部出力ピンＯＵＴ＃１に
出力する。

＃８のＤ−ＦＦ２５の出力Ａ＃８は、ローアクティブの
モード識別信号Ｍ３によりオンとなるバッファ４１を介
して外部出力ピンＤＡＴＡＯＵＴ＃ｌに出力される。

＃１２のＤ−ＦＦ２５の出力Ａ　＃　１２は、ローアク
ティブのモード識別信号Ｍ３によりオンとなるバッファ
４２を介して、バッフ１１Ｂ（＃１）から外部出力ピン
ＯＵＴ＃１に出力される。

＃１６１７）Ｄ−ＦＦ２５（７）出力Ａ＃１６は、７７
ＦＩ回路６２を介して入力するローアクティブのモード
識別信号Ｍ２又はＭｚのいずれかによりオンとなるバッ
ファ４３を介して、バッフ７１Ｂ（＃２）から外部出力
ピンＯＵＴ＃２に出力される。

デコーダ回路４４は、外部入力ピンＩＮ＃１、及び外部
出力ピンＯＵＴ＃１、バッファ１９（＃１）から入力す
る制御信号をデコードし、それに従ってデコード出力ｄ
＋＝ｄｍのいずれか１つを選択的にローアクティブにす
る。

上記デコード出力ｄ１〜ｄ４は、ローアクティブのモー
ド識別信号Ｍ２によってオンとなるオフ回路４５〜４８
及びアンド回路５３を介してバッフ１５７〜６０を制御
して＃５〜＃８のＤ−ＦＦ２５の各出力Ａ＃５〜Ａ＃８
の次段への伝達を阻止し、同時にバッファ４９〜５２を
制御して外部入力ピンＩＮ＃２からのデータ信号を＃６
〜＃９のＤ−ＦＦ２５に入力させる。

また、バッファ６０は、アンド回路５３．５５を介して
入力するローアクティブのモード識別信号Ｍ＋又はＭ３
のいずれかにより制御され、バッファ５４も同時に制御
されることにより、＃８のＤ−ＦＦ２５の出力へ＃８の
次段への伝達が阻止され、同時に外部入力ピンＩＮ＃１
からのデータ信号が＃９のＤ−ＦＦ２５に入力される。

更に、バッファ６１及びバッファ５６は、ローアクティ
ブのモード識別信号Ｍｓにより制御され、＃１２のＤ−
ＦＦ２５の出力Ａ＃１２の次段への伝達が阻止され、同
時に外部ビンＩＮ＃２からのデータ信号が＃１３のＤ−
ＦＦ２５に入力される。

以上の構成の第５図の実施例の動作につき、以下に説明
する０本実施例の動作は、モード０〜モード３の４つの
動作モードを有するため、各モード毎に説明を行う。

モード０の動作 ・このモードにおいては、外部入力ピンＩＮ＃１゜ＩＮ
＃２、及び外部出力ピン０υＴ＃１．ＯＵＴ＃２を制御
信号入力用の端子として用い、外部入力ピンＤＡＴＡ＃
１をデータ信号入力用、外部出力ピンＤＡＴＡＯＵＴ＃
１をデータ信号出力用の端子とする１６ビツト可変シフ
トレジスタとして機能し、１Ｎ＃１．ＩＮ＃２．ＯＵＴ
＃１．ＯＵＴ＃２の各ビンへ入力する４ピントの制御信
号により、段数を１〜１６段の間で可変できる。

上記機能を実現するために、まず、外部入力ピンＩＮ＃
１．ＩＮ＃２に制御信号が入力すると、各データ／制御
ｔｉ号識別回路１０　（＃１．＃２）からのＤＡＴＡ／
Ｃ０ＮＴ＃１．＃２信号は共に論理「０」となる、これ
により、モード識別回路２９はモード識別信号Ｍｕのみ
をローアクティブにし、他のＭ１〜Ｍ３はハイレベルに
固定する。

これに基づいて、バッファ３１がオンとなってセレクト
回路３０の出力が選択され、バッファ３６と４０への制
御入力はハイレベルとなって共にオフとなり、セレクト
回路３２．３７の出力は選択されず、また、オア回路４
５〜４８の出力はハイレベルとなり、アンド回ｌＰＦ５
５．５３の出力もハイレベルとなるため、バッフ１５７
〜６０がオンとなり、バッフ７４９〜５２．５４がオフ
となる。また、バッファ６１がオンとなりバッファ５Ｇ
がオフとなる。

これにより、＃ｌ〜＃１６のＤ−ＦＦ２５が継続に接続
され、外部入力ビンＤΔＴへ＃ｌから入力したデータｆ
茜号はへ＃１〜八＃１６のいずれかより出力される。ま
た、バッファ４１〜４３はオフとなる。

上記動作と共に、バッフ１１８　（＃１．＃２）がオフ
となり、バッファ１９　　（＃１．　＃２）がオンとな
る。従って、セレクト回路３０には、外部入力ピンＩＮ
＃１．ＩＮ＃２、及び外部出力ビンＯＵＴ＃１．ＯＵＴ
＃２からの４ビツトの制御信号が入力可能となり、これ
により同回路３０は＃ｌ〜＃１６のＤ−ＦＦ２５からの
各出力Ａ＃１〜八＃１６のうち１つを選択し、バッファ
３１から外部出力ピンＤＡＴＡＯＵＴ＃１に出力する。

以上の動作により、外部入力ビンＤへＴへ＃１から入力
したデータ信号は１〜１６段の間で可変されるシフトレ
ジスタにより遅延されて、外部出力ビンＤＡＴＡＯＵＴ
＃１から出力される。

モードｌの動作 モード１においては、外部入力ピンＩＮ＃２及び外部出
力ビン０υＴ＃２を制御信号入力用の端子として用い、
外部入力ピンＤへＴへ＃１を第１のデータ信号入力用、
外部出力ビンＤＡＴＡＯＵＴｔｔ１を第１のデータ信号
出力用の端子とする第１の８ビット可変シフトレジスタ
、及び外部入力ピンＩＮ＃１を第２のデータ信号入力用
、外部出力ビンＯυＴ＃１を第２のデータ信号出力用の
端子とする第２の８ピント可変シフＩ・レジスタとして
機能し、ＩＮ＃２、ＯＵＴ＃２の各ピンへ入力する２ビ
ツトの制御信号により、第１１第２の８ビツト可変シフ
Ｉ・レジスタの段数を５〜８段の間て可変できる。ただ
し、選択段数は共通である。

上記ｖｊＡｆｉ１を実現するために、まず、外部入力ピ
ンＩＮ＃１にダミーのデータ信号を入力し、また、ＩＮ
＃２に制御信号を入力すると、ＤＡＴＡ／Ｃ０ＮＴ＃１
信号は論理ｒｌＪ　、ＤＡＴＡ／Ｃ０ＮＴ　１寥２１’
ＦＸ号は論理「０」となる、これにより、モード識別回
路２９はモード識別信号Ｍ１のみをロー゛ｒクチイブに
し、他のＭｌｌ、Ｍ２．Ｍ３はハイレベルに固定する。

これに基づいて、バッファ３６及び４０への各制御入力
はローレベルとなって共にオンとなり、またバッフ１１
８（＃１）がオン、バッフ１１９（＃１）がオフとなっ
て、セレクト回１／＆３２．３７の出力は各々外部出力
ビンＤＡＴＡＯＵＴ＃１゜ＯＵＴ＃１へ出力可能となる
。また、バッフ１３１への制御入力はハイレベルとなっ
てオフとなり、セレクト回路３０の出力は選択されない
、また、オア回路４５〜４８の出力はハイレベルとなる
ため、バッファ５７〜５９がオンとなり、バッファ４９
〜５２がオフとなる。また、バッファ６１がオンとなり
、バッフ１５６がオフとなる。更に、アンド回路５５の
出力がローアクティブになり、アンドロ路５３の出力も
ローアクティブになって、バッファ６０がオフとなり、
バッファ５４がオンとなる。

これにより、上記動作の後に外部入力ピンＤＡＴＡ＃１
から入力した真の（ダミーでない）第１のデータ信号は
、＃１〜＃８のＤ−ＦＦ２５の出力Ａ＃１〜Ａ＃８のい
ずれかより出力され、また、外部入力ピンＩＮ＃１から
入力した真の（ダミーでない）第２のデータ信号は、＃
９〜＃１ＧのＤ−ＦＦ２５の出力式＃９〜へ＃１６のい
ずれかより出力される。また、バッファ４１〜４３はオ
フとなる。

上記動作と共に、バッフ１３３．３４がオフとなり、バ
ッファ３８．３９がオンとなり、また、バッファ１８（
＃２）がオフ、バッファ１９（＃２）がオンとなる。従
って、セレクト回路３２には、外部入力ピンＩＮ＃２、
及び外部出力ピンＯＵＴ＃２からの２ビツトの制御信号
が入力可能となり、これにより同回路３２は＃５〜＃８
のＤ−ＦＦ２５からの各出力Ａ＃５〜八＃８のうち１つ
を選択し、バッフ１３Ｇから外部出力ピンＤＡＴＡＯυ
Ｔ＃１に第１のデータ信号を出力する。同様に、セレク
ト回路３７にも上記２ピントの制御信号が入力可能とな
り、同回路３７と＃１３〜＃ｌＧのＤ−ＦＦ２５からの
各出力Ａ＃１３〜八＃１Ｇのうち１つを選択し、バッフ
ァ４０、バッフｙｌＢ（＃１）から外部出力ピンＯＵＴ
＃１に第２のデータ信号を出力する。

以上の動作により、外部入力ビンＤへＴへ＃１及びＩＮ
＃１から入力した第１及び第２の各データ信号は、各々
５〜８段の間で可変されるシフトレジスタにより遅延さ
れて、各々外部出力ピンＤＡＴＡＯＵＴ＃１及びＯＵＴ
＃１から出力される。

モード２の動作 モード２においては、外部入力ピンＩＮ＃１及び外部出
力ピンＯＵＴ＃１を制御信号入力用の端子として用い、
外部久方ピンＤＡＴＡ＃１を第１のデータ信号入力用、
外部出力ピンＤＡＴＡＯＵＴ＃１を第１のデータ信号出
力用の端子とする第１の８ピント可変シフトレジスタ、
及び外部入力ピン！Ｎ＃２を第２のデータ信号入力用、
外部出力ピンＯＵＴ＃２を第２のデータ信号出力用の端
子とする第２の８ピント可変シフトレジスタとして機能
し、ＩＮ＃１．ＯＵＴ＃１の各ピンへ入力する２ビツト
の制御信号により、第１、第２の可変８ビツトシフトレ
ジスタの段数を５段と１１段、６段と１０段、７ｒｆｔ
と９段、及び８段と８段の組み合わせの間で可変できる
。

上記ｔｔＵ能を実現するために、まず、外部入力ピンｌ
Ｎ＃１に制御信号を入力し、同じ＜ＩＮ＃２にダミーの
データ信号を入力すると、ＤＡＴＡ／Ｃ０ＮＴ＃１信号
は論理ｒＯＪ　、ＤＡＴＡ／Ｃ０ＮＴ＃２信号は論理「
１」となる、これにより、モード識別回路２９はモード
識別信号Ｍ２のみをローアクティブにし、他のＭｏ、Ｍ
ｌ、Ｍ３はハイレベルに固定する。

これに基づいて、バッフ７３６への制御入力はローレベ
ルとなってオンとなり、セレクト回路３２の出力は外部
出力ピンＤＡＴＡＯυＴ＃１へ出力される。また、バッ
ファ４３も同様にオンとなり、バッファ１Ｂ（＃２）が
オン、バッファ１９（＃２）がオフとなって、＃１６の
Ｄ−ＦＦ２５の出力へ＃１６は外部出力ピンＯＵＴ＃２
に出力される。更に、バッファ３１及び４０はオフとな
るため、セレクｌ−１１１７８３０及び３７の出・力は
選択されない、一方、アンド回路５５の出力はハイレベ
ルとなりバッファ５４はオフとなり、また、バッファ６
１はオン、バッフ１５６はオフとなる。バッファ４１，
４２もオフとなる。

上記動作と共に、オア回路４５〜４８がオンとなり、デ
コーダ回路４４のデコード出力ｄ１〜ｄ４がバッファ５
７〜６０．及びバッフ１４９〜５２を有効に制御する。

また、バッファ３８．３９がオフ、バッフ１３３．３４
がオンとなり、また、バッファ１８（＃ｌ）がオフ、バ
ッファ１９（＃１）がオンとなる。従って、デコーダ回
路４４及びセレクト回路３２には、外部入力ピンＩＮ＃
１、及び外部出力ピンＯＵＴ＃１からの２ピントの制御
信号が入力可能となる。

そして、例えば上記制御信号により、デコーダ回路４４
がデコード出力ｄ＋のみをローアクティブ、他のｄ２〜
ｄ４をハイレベルに固定した場合、バッファ５７がオフ
、バッファ４９がオン、及びバッファ５８〜６Ｇがオン
、バッファ５０〜５２がオフとなる。また、セレクト回
路３２は、上記制御信号により＃５のＤ−ＦＦ２５の出
力Ａ９５を選択する。これにより、上記動作の後外部入
力ピンＤＡＴＡ＃１から入力した真のくダミーでない）
第１のデータ信号は、＃１〜＃５のＤ−ＦＦ２５により
５段分ｉ！！延された後、セレクト回路３２からバッフ
ァ３６を介して外部出力ピンＤＡＴＡＯＵＴ＃１に出力
される。同時に、外部入力ピンＩＮ“＃２から入力した
真の（ダミーでない）第２のデータ信号は、バッファ４
９から＃６のＤ−ＦＦ２５に入力し、＃６〜＃１６のＤ
−ＦＦ２５によりｌｌｅ分遅延された後、バッファ４３
、バッファ１Ｂ（＃２）を介して外部出力ピンＯＵＴ＃
２に出力される。

また、前記ＩＮ＃１．ＯＵＴ＃１の各ビンからの制御信
号により、デコーダ回路４４がデコード出力ｄ２のみを
ローアクティブ、他のｄＩ、ｄ：＋。

ｄ４をハイレベルに固定した場合、バッフ１５８がオフ
、バッファ５０がオン、及びバッファ５７゜５９．６０
がオン、バッファ４９．５１．５２がオフとなる。また
、セレクト■路３２は、上記制御信号により＃６のＤ−
ＦＦ２５の出力Ａ＃６を選択する。これにより、上記動
作の後、外部入力ビンＤＡＴＡ＃１から入力した真の（
ダミーでない）第１のデータ信号は、＃１〜＃６のＤ−
ＦＦ２５により６段分遅延されて、セレクト回路３２か
らバッファ３６を介して外部出力ピンＤＡＴへ〇υＴ＃
１に出力される。同時に、外部入力ピンＩＮ＃２から入
力した真の（ダミーでない）第２のデータ信号は、バッ
ファ５０から＃７のＤ−ＦＦ２５に入力し、＃７〜＃１
６のＤ−ＦＦ２５により１０段分遅延された後、バッフ
ァ４３、パンツ１１Ｂ（＃２）を介して外部出力ピンＯ
ＵＴ＃３に出力される。

同様に、前記ＩＮ＃１、ＯＵＴ＃１の各ビンからの制御
信号により、デコーダ回路４４がデコード出力ｄ３のみ
をローアクティブ、他のｄｉ。

ｄｚ、ｄａをハイレベルに固定した場合、バッファ５９
がオフ、バッファ５１がオン、及びパンツ１５７．５８
．６０がオン、バッファ４９．５０゜５２がオフとなる
。また、セレクト回路３２は、上記制御信号により＃７
のＤ−ＦＦ２５の出力Ａ＃７を選択する。これにより、
上記動作の後、外−部入カピンＤへＴへ＃１から入力し
た真の（ダミーでない）第１のデータ信号は、＃１〜＃
７のＤ−ＦＦ２５により７段分遅延されて、セレクト回
路３２からバッファ３６を介して外部出力ピンＤＡＴＡ
ＯＵＴ＃１に出力される。同時に、外部入力ビンＩＮ＃
２から入力した真の（ダミーでない）第２のデータ信号
は、バンク１５１から＃８のＤ−ＦＦ２５に入力し、＃
８〜＃１６のＤ−ＦＦ２５により９段分遅延された後、
バッファ４３、バッファ１Ｂ（＃２）を介して外部出力
ピンＯＵＴ＃３に出力される。

更に、前記ＩＮ＃１．０ｔＪＴ＃１の各ピンからの制御
ｔｎ号により、デコーダ回路４４がデコード出力ｄ４の
みをローアクティブ、他のｄＩ、ｄｚ。

ｄ３をハイレベルに固定した場合、バッフ１６０がオフ
、バッファ５２がオン、及びバッファ５７〜５９がオン
、バッフ１４９〜５１がオフとなる。

また、セレクト回路３２は、上記制御信号により＃８の
Ｄ−ＦＦ２５の出力Δ＃８を選択する。これにより、上
記動作の後、外部入力ビンＤＡＴＡ＃１から入力した真
の（ダミーでない）第１のデータ信号は、＃ｌ〜＃８の
Ｄ−ＦＦ２５により８段分遅延されて、セレクト回路３
２からバンク１３６を介して外部出力ピンＤＡＴＡＯＵ
Ｔ＃１に出力される。同時に、外部入力ピンＩＮ＃２か
ら入力した真の（ダミーでない）第２のデータ（Ｕ　Ｗ
ｔ。

は、バッファ５２から＃９のＤ−ＦＦ２５に入力し、＃
９〜＃１６のＤ−ＦＦ２５により８段分遅延された後、
バッファ４３、バンク１１８（＃２）を介して外部出力
ピンＯＵＴ＃３に出力される。

以上の動作により、外部入力ピンＤＡＴＡ＃１及びＩＮ
＃２から入力した第１及び第２の各デー９１８号は、各
４５［１１１１，６１ｆｆｉト１ＯＩＲ１７段と９段、
及び８段と８段の組みの間で可変されるシフトレジスタ
により遅延されて、各々外部出力ピンＤＡＴＡＯＵＴ＃
１及びＯＵＴ＃２から出力される。

モード３の動作 モード３においては、外部入力ピンＤＡＴＡ＃１及び外
部出力ピンＤＡＴＡＯＵＴ＃１を第１のデータ信号入出
力用の端子とする固定の８ビツトシフトレジスタ、外部
入出力ピンＩＮ＃１及びＯＵＴ＃１を第２のデータ信号
入出力用の端子とする固定の第１の４ビツトシフトレジ
スタ、外部入出力ピンＩＮ＃２及びＯＵＴ＃２を第３の
データ信号入出力用の端子とする固定の第２の４ビツト
シフトレジスタとして機能する。

上記機能を実現するために、まず、外部入力ビンＩＮ＃
１、ＩＮ＃２にダミーのデータ信号を入力すると、ＤＡ
ＴＡ／Ｃ０ＮＴ＃１．＃２信号共に論理「１」となる、
これにより、モード識別回路２９はモード識別信号Ｍ３
のみをローアクティブにし、他のＭｏ、Ｍｌ、Ｍ２はハ
イレベルに固定する。

これに基づいて、パンツ７３１．３６．４０への各制御
入力はハイレベルとなって共にオフとなり、セレクト回
路３０，３２．３７の各出力は選択されず、また、オア
回路４５〜４８の出力はハイレベルとなるため、パンツ
１５７〜５９がオンとなり、パンツ１４９〜５２がオフ
となる。また、アンド回路５５の出力がローアクティブ
になり、アンド回路５３の出力もローアクティブになる
ため、バッファ６０がオフとなり、バッファ５４がオン
となる。更に、バッファ６１がオフとなりバンブ１５６
がオンとなる。更に、これらの動作と共に、バッファ４
１．４２．４３が共にオンとなり、バッファ１８　　（
＃１．＃２）がオン、バッファ１９　（＃１．＃２）が
オフとなる 以上の動作により、＃ｌ〜＃８．＃９〜＃１２、及び＃
１３〜＃１６の各々のＤ−ＦＦ２５が継続に接続され、
外部入力ピンＤＡＴＡ＃１から＃１のＤ−ＦＦ２５に入
力した第１のデータ信号は、＃１〜＃８のＤ−ＦＦ２５
により８段分遅延されて、八＃８からバッファ４１を介
して外部出力ピンＤＡＴＡＯＵＴ＃１に出力され、同じ
＜ＩＮ＃１から＃９のＤ−ＦＦ２５に入力した第２のデ
ータ信号は、＃９〜＃１２のＤ−ＦＦ２５により４段分
遅延されてＡ＃１２からバッファ４２．バンフア１８（
＃１）を介して外部出力ピンＯＵＴ＃１に出力され、Ｉ
Ｎ＃２から＃１３のＤ−ＦＦ２５に入力した第３のデー
タ信号は、＃１３〜＃１６のＤ−ＦＦ２５により４段分
遅延されて八＃１６からバッファ４３、バッファ１Ｂ（
＃２）を介して外部出力ピンＯＵＴ＃２に出力される。

以上！５ａｎｙ］したモード０〜モード３の動作により
、多くの機能を持った汎用的なシフトレジスタＬＳＩを
実現することができる。第５図の機能は、第４図のＬＳ
Ｉ２２の外部ピン群２３に対するものであったが、外部
ピン群２４に対しても全く同様の機能を有するように実
現できる。

上記４つのモード０〜３を有するシフトレジスタＬＳＩ
のａｒａを従来技術で実現しようとした場合、データ入
出力用の６個の外部ピンＤＡＴＡ＃１、ＩＮ＃１．ＩＮ
＃２．ＤＡＴＡＯＵＴ＃２゜０ＵＴ４ｔ１、及びＯＵＴ
＃２の他に、４つのモード切り替え用の２ビット制御信
号を入力するための２個の外部ピンと、１６１１のシフ
トレジスタの段数可変用の４ビット制御信号を入力する
ための４個の外部ピンの計６個の外部ピンが新たに必要
となる。従って、第４図のように２つの１６ピント可変
シフトレジスクのｔａｆｉｌを持たせようとした場合に
は、１２個もの新たな外部ピンが必要となるため、ＬＳ
Ｉが大型なものになってしまう。

本実施例においては、上記制御信号入力用の外部ピンを
全てデータ信号入出力用の外部ピンと兼用できるため、
ＬＳＩの小型化に非常に大きな効果を有する。

ここで、第２図に示したデータ／制御信号識別凹路１０
等は、集積化することによりピンの占有面積に比較して
非常に小型化することが可能であるため、この回路を付
加したことによる影響は少ない。

なお、第３図の実施例では、外部出力ピンＯＵＴ＃ｌを
データ信号２０の出力用と制御信号２１の入力用とで切
り替えたが、ＤＡＴＡ１０ＵＴ＃ｌ信号による制御を前
提とするかぎり、データ信号入力用、又は制御信号出力
用等に用いてもよい。

〔発明の効果〕 本発明によれば、外部ピンからの入力信号の論理の変化
の度合を計測することにより、外部ピンをデータ信号入
力用と制御信号入力用とで兼用することが可能となり、
外部ピン数を削減することが可能となるため、ＬＳＩの
大幅な小型化が実現できる。

また、上記制御に基づいて、他の外部ピンもデータ信号
入出力用と制御信号入出力用とで切り替えることにより
、更に外部ピン数を減らすことできる。

【図面の簡単な説明】

第１図（Ｉｌｌ）、　（ｂ）は、本発明のブロック図、
第２図は、本発明の実施例の構成図、 第３図は、本発明のｌｌｈの実施例の構成図、第４図は
、可変シフトレジスタＬＳＩのビン配置図、 第５Ｆ：！Ｊは、可変シフ１−レジスタＬＳＩの回路構
成図である。 １・・・外部入力端子、 ２・・・変化回数計数手段、 ３・・・比較手段、 ４・・・ディジタル入力信号、 ５・・・データ／制御信号識別信号、 ６・・・外部端子、 ７・・・切替手段、 ８・・・データｔａ号、 ９・・・制御信号。 特許出願人　　　富士通株式会社 （ａ） 本発明の７１７７回 第１図 ＤＡＴＡｌｏＵｉｊ 本発Ｂ月ｔｙ１棺の爽施仔りの構成゛口笛３図

Claims (1)

1. 【特許請求の範囲】 １）外部入力端子（１）から入力するディジタル入力信
   号（４）の論理の変化回数を所定周期（Ｔ）毎に計数す
   る変化回数計数手段（２）と、該手段による計数結果を
   所定の閾値と比較することにより、前記外部入力端子（
   １）から入力するディジタル入力信号（４）がデータ信
   号であるか制御信号であるかを前記所定周期（Ｔ）毎に
   判定し、該判定結果を示すデータ／制御信号識別信号（
   ５）を出力する比較手段（３）とを有することを特徴と
   するデータ／制御信号識別回路。 ２）前記比較手段（３）からのデータ／制御信号識別信
   号（５）に従って、前記外部入力端子（１）とは異なる
   外部端子（６）をデータ信号（８）の入力若しくは出力
   用の端子又は制御信号（９）の入力若しくは出力用の端
   子として選択的に切り替える切替手段（７）を有するこ
   とを特徴とする請求項１記載のデータ／制御信号識別回
   路。