JPH01200848A - 分岐挿入スイッチ回路 - Google Patents
分岐挿入スイッチ回路Info
- Publication number
- JPH01200848A JPH01200848A JP63024995A JP2499588A JPH01200848A JP H01200848 A JPH01200848 A JP H01200848A JP 63024995 A JP63024995 A JP 63024995A JP 2499588 A JP2499588 A JP 2499588A JP H01200848 A JPH01200848 A JP H01200848A
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- JP
- Japan
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- transmission line
- main transmission
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- 230000005540 biological transmission Effects 0.000 claims abstract description 78
- 238000005259 measurement Methods 0.000 claims description 9
- 238000003780 insertion Methods 0.000 abstract description 13
- 230000037431 insertion Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信に利用する。
本発明は、高速かつ短遅延なマルチメディア信号の伝送
に適した非同期転送モードに利用する。
に適した非同期転送モードに利用する。
特にセル多重された非同期信号を主伝送路上に設けたノ
ードで分岐または多重する分岐挿入スイッチ回路の構成
に関するものである。
ードで分岐または多重する分岐挿入スイッチ回路の構成
に関するものである。
従来、この種の非同期転送用スイッチ構成技術としては
、イーサネット社のLAN・技術やフランスCNET社
のプレリュードスイッチがある。
、イーサネット社のLAN・技術やフランスCNET社
のプレリュードスイッチがある。
−例として、スイッチシンポジウム国際会議、セツショ
ン32Cの資料2 (1984年5月) (A Syn
cronousTime Devision Tech
niques An ExperimentalPac
ket Network Integrating V
ideo Comunication。
ン32Cの資料2 (1984年5月) (A Syn
cronousTime Devision Tech
niques An ExperimentalPac
ket Network Integrating V
ideo Comunication。
Thomas 他)に詳しい記載がある。
イーサネット社のLAN技術には、各ノードスイッチか
らの信号がネットワークループ内で衝突し、信号の誤り
や再送制御などの伝送制御が複雑になるとともに、信号
送出の待ち時間が増加して伝送効率が上がらない欠点が
あった。
らの信号がネットワークループ内で衝突し、信号の誤り
や再送制御などの伝送制御が複雑になるとともに、信号
送出の待ち時間が増加して伝送効率が上がらない欠点が
あった。
また、フサンスCNBT社のプレリュードスイッチでは
、全ての入出力線の扱いが平等であり、全ての入出力線
にノード毎に待ち合わせ遅延を生じさせるため、大都市
などの地域ネットワークに適したループネットワークを
構成する場合には、ループ状のネットワークのノードを
通過する信号に対しても平等に待ち合わせ遅延のための
バッファメモリが必要となり、ノードスイッチの回路規
模が大きくなるとともに、信号の伝送遅延特性が劣る欠
点があった。
、全ての入出力線の扱いが平等であり、全ての入出力線
にノード毎に待ち合わせ遅延を生じさせるため、大都市
などの地域ネットワークに適したループネットワークを
構成する場合には、ループ状のネットワークのノードを
通過する信号に対しても平等に待ち合わせ遅延のための
バッファメモリが必要となり、ノードスイッチの回路規
模が大きくなるとともに、信号の伝送遅延特性が劣る欠
点があった。
本発明は、ループネットワークを効率的にかつ経済的に
構成するために、上記欠点を解決し、ループを通る非同
期信号に対して遅延を少なく、効率的に分岐および挿入
するための分岐挿入スイッチ回路を提供することを目的
とする。
構成するために、上記欠点を解決し、ループを通る非同
期信号に対して遅延を少なく、効率的に分岐および挿入
するための分岐挿入スイッチ回路を提供することを目的
とする。
本発明は、伝送路上で7−ドを構成し伝送された信号の
振り分けを行う手段を備えた分岐挿入スイッチ回路にお
いて、主伝送路入力と、副伝送路入力と、主伝送路出力
と、副伝送路出力と、伝送路とのインタフェース手段と
を有し、前記主伝送路入力から入力される信号の信号属
性を記録したヘッダを持つセルで構成された信号の前記
ヘッダを解読する手段と、解読の結果、前記主伝送路出
力への信号を通過させる手段と、解読の結果、前記副伝
送路出力へのセルを蓄積し、副伝送路の信号形式に変更
するための手段と、前記主伝送路における空きセルの割
合を測定する手段と、測定の結果、前記主伝送路におけ
る空きセルの割合が一定の値以上の時、非同期的に前記
副伝送路入力に入力された信号を蓄積して前記主伝送路
出力の空きセルに同期化して挿入する手段と、測定の結
果、前記主伝送路における空きセルの割合が一定の値未
満のとき、前記副伝送路入力からのセル到着を規制する
ための前記副伝送路出力への警報用セルを発生しこれを
送出するための手段とを含むことを特徴とする。
振り分けを行う手段を備えた分岐挿入スイッチ回路にお
いて、主伝送路入力と、副伝送路入力と、主伝送路出力
と、副伝送路出力と、伝送路とのインタフェース手段と
を有し、前記主伝送路入力から入力される信号の信号属
性を記録したヘッダを持つセルで構成された信号の前記
ヘッダを解読する手段と、解読の結果、前記主伝送路出
力への信号を通過させる手段と、解読の結果、前記副伝
送路出力へのセルを蓄積し、副伝送路の信号形式に変更
するための手段と、前記主伝送路における空きセルの割
合を測定する手段と、測定の結果、前記主伝送路におけ
る空きセルの割合が一定の値以上の時、非同期的に前記
副伝送路入力に入力された信号を蓄積して前記主伝送路
出力の空きセルに同期化して挿入する手段と、測定の結
果、前記主伝送路における空きセルの割合が一定の値未
満のとき、前記副伝送路入力からのセル到着を規制する
ための前記副伝送路出力への警報用セルを発生しこれを
送出するための手段とを含むことを特徴とする。
本発明は、n (nは2以上の整数)個の主伝送路を収
容し、これに分岐および挿入を行う構成とすることがで
きる。
容し、これに分岐および挿入を行う構成とすることがで
きる。
ヘッダ解読回路は主伝送路入力の信号に含まれるヘッダ
をリアルタイムで解読し、通過すべき信号については−
たん蓄積することなく、セレクタを介して直ちに主伝送
路出力に送出するので、ノード上での遅延がない。
をリアルタイムで解読し、通過すべき信号については−
たん蓄積することなく、セレクタを介して直ちに主伝送
路出力に送出するので、ノード上での遅延がない。
また、主伝送路入力の空きセル率を監視するので、挿入
を空きセル率にしたがって効率的に実行することができ
る。
を空きセル率にしたがって効率的に実行することができ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第1図は第一実施例のブロック構成図である。
この第一実施例の分岐挿入スイッチ10は、ビットおよ
びセル位相同期手段を有し主伝送路入力1−1に接続さ
れた主伝送路インタフェース回路11を備え、ビットお
よびセルに対する位相同期手段を有し副伝送路入力2−
1に接続された副伝送路インタフェース回路12を備え
る。主伝送路入力から入力する信号はアドレス番号その
他の信号属性が記録されたヘッダを持つセルで構成され
る。
びセル位相同期手段を有し主伝送路入力1−1に接続さ
れた主伝送路インタフェース回路11を備え、ビットお
よびセルに対する位相同期手段を有し副伝送路入力2−
1に接続された副伝送路インタフェース回路12を備え
る。主伝送路入力から入力する信号はアドレス番号その
他の信号属性が記録されたヘッダを持つセルで構成され
る。
本発明の回路は、主伝送路入力信号のヘッダを解読し、
通過または分岐のための制御信号および空きセル情報を
出力するヘッダ解読回路13と、ヘッダ解読回路13の
空きセル情報出力に接続されループ伝送路の空きセルの
割合を測定し空きセル率がある設定された一定値未満に
なったときに副伝送路入力2−1からのセル到着を規制
するための警報用セルを副伝送路出力2−2に出力する
トラヒック測定回路14とを備える。また、副伝送路イ
ンタフェース回路12の出力に接続され副伝送路入力か
ら入力された信号をバッファリングして主伝送路の空き
セルに同期化して挿入するための挿入バッファ16と、
主伝送路インタフェース回路11の出力に接続され主伝
送路入力から副伝送路出力への信号を蓄積し副伝送路の
信号形式に変換出力する分岐バッファ17とを備える。
通過または分岐のための制御信号および空きセル情報を
出力するヘッダ解読回路13と、ヘッダ解読回路13の
空きセル情報出力に接続されループ伝送路の空きセルの
割合を測定し空きセル率がある設定された一定値未満に
なったときに副伝送路入力2−1からのセル到着を規制
するための警報用セルを副伝送路出力2−2に出力する
トラヒック測定回路14とを備える。また、副伝送路イ
ンタフェース回路12の出力に接続され副伝送路入力か
ら入力された信号をバッファリングして主伝送路の空き
セルに同期化して挿入するための挿入バッファ16と、
主伝送路インタフェース回路11の出力に接続され主伝
送路入力から副伝送路出力への信号を蓄積し副伝送路の
信号形式に変換出力する分岐バッファ17とを備える。
さらに、主伝送路インタフェース回路11の出力と挿入
バッファ16の出力を入力し、ヘッダ解読回路13から
の制御信号によりそのいずれかを選択出力するセレクタ
18と、このセレクタ18の出力に接続され主伝送路出
力1−2を出力する主伝送路インタフェース回路19と
、分岐バッファ17の出力とトラヒック測定回路14の
警報用セル信号出力を入力し、トラヒック測定回路14
からの制御信号によりそのいずれかを選択出力するセレ
クタ15と、セレクタ15の出力に接続され副伝送路出
力2−2を出力する副伝送路インタフェース回路20と
を含む。
バッファ16の出力を入力し、ヘッダ解読回路13から
の制御信号によりそのいずれかを選択出力するセレクタ
18と、このセレクタ18の出力に接続され主伝送路出
力1−2を出力する主伝送路インタフェース回路19と
、分岐バッファ17の出力とトラヒック測定回路14の
警報用セル信号出力を入力し、トラヒック測定回路14
からの制御信号によりそのいずれかを選択出力するセレ
クタ15と、セレクタ15の出力に接続され副伝送路出
力2−2を出力する副伝送路インタフェース回路20と
を含む。
ここで、この回路は第1図において、ヘッダ解読回路1
3の出力に主伝送路入力1−1のトラヒック測定の結果
に基づいて警報セルを出力するトラヒック測定回路14
を設け、さらに副伝送路出力2−2に分岐バッファ17
の出力と警報セル出力とのいずれかをトラヒック測定回
路14の制御信号に基づいて選択出力するセレクタ15
を設けたことに特徴がある。
3の出力に主伝送路入力1−1のトラヒック測定の結果
に基づいて警報セルを出力するトラヒック測定回路14
を設け、さらに副伝送路出力2−2に分岐バッファ17
の出力と警報セル出力とのいずれかをトラヒック測定回
路14の制御信号に基づいて選択出力するセレクタ15
を設けたことに特徴がある。
主伝送路入力1−1から入力する各セルのヘッダ中のア
ドレスによって、次の各種セルがある。
ドレスによって、次の各種セルがある。
空きセル:有意情報を持たないセル
分岐セル二当該分岐挿入スイッチで主伝送路入力1−1
から副伝送路出力2−2へ落ちるセル通過セル:当該分
岐挿入スイッチを主伝送路入力1−1から主伝送路出力
1−2へ通過するセル分配セル二当該分岐挿入スイッチ
で主伝送路入力1−1から主伝送路出力1−2と副伝送
路出力2−2へ分配されるセル 次に分岐挿入スイッチ10の動作について述べる。
から副伝送路出力2−2へ落ちるセル通過セル:当該分
岐挿入スイッチを主伝送路入力1−1から主伝送路出力
1−2へ通過するセル分配セル二当該分岐挿入スイッチ
で主伝送路入力1−1から主伝送路出力1−2と副伝送
路出力2−2へ分配されるセル 次に分岐挿入スイッチ10の動作について述べる。
セレクタ18は空きおよび分岐セル到着時には、図の下
側に切り換えられ、副伝送路入力2−1が挿入バッファ
16に蓄積されたセル(挿入セルという)を主伝送路1
に挿入する。挿入バッファ16に挿入すべき挿入セルが
ないとき、挿入バッファ16には空きセルパタンを発生
させ、それを挿入する。通過および分配セル到着時には
上側に切り換えられ、主伝送路入力1−1から主伝送路
出力1−2へ信号を通過させる。
側に切り換えられ、副伝送路入力2−1が挿入バッファ
16に蓄積されたセル(挿入セルという)を主伝送路1
に挿入する。挿入バッファ16に挿入すべき挿入セルが
ないとき、挿入バッファ16には空きセルパタンを発生
させ、それを挿入する。通過および分配セル到着時には
上側に切り換えられ、主伝送路入力1−1から主伝送路
出力1−2へ信号を通過させる。
また分岐および分配セル到着時には、分岐バッファ17
に書き込むための動作を行う。副伝送路入力2−1には
主伝送路入力1−1と非同期で信号が到着する。信号フ
ォーマットが主伝送路1と異なる場合には、副伝送路イ
ンタフェース回路12および挿入バッファ16でセルの
分解および組立を行い、主伝送路1のセルと同形式の挿
入セルを作成する。副伝送路出力2−2には主伝送路1
と非同期で信号を出力できる。また、副伝送路インタフ
ェース回路20および分岐バッファ17でセルの分解お
よび組立を行い、主伝送路1のフォーマットと異なる形
式で信号を出力させることもできる。
に書き込むための動作を行う。副伝送路入力2−1には
主伝送路入力1−1と非同期で信号が到着する。信号フ
ォーマットが主伝送路1と異なる場合には、副伝送路イ
ンタフェース回路12および挿入バッファ16でセルの
分解および組立を行い、主伝送路1のセルと同形式の挿
入セルを作成する。副伝送路出力2−2には主伝送路1
と非同期で信号を出力できる。また、副伝送路インタフ
ェース回路20および分岐バッファ17でセルの分解お
よび組立を行い、主伝送路1のフォーマットと異なる形
式で信号を出力させることもできる。
第2図は第二実施例を示すブロック構成図である。本実
施例では説明を簡単にするために、n=2である主伝送
路が2本の場合について示す。
施例では説明を簡単にするために、n=2である主伝送
路が2本の場合について示す。
この第二の実施例の分岐挿入スイッチ30の構成は、主
伝送路に対応する手段が主伝送路の数だけ備えられた構
成となっており、第一の実施例との差異は、複数のトラ
ヒック測定回路14.14′を設け、その出力情報を基
に警報セルの発生手段33を有し、これにより警報セル
発生と警報セル発生りイミノジの制御とを行って、副伝
送路に挿入する信号と制御する手段31を有する点にあ
る。さらに、複数のヘッダ解読手段13.13′の出力
情報をもとに副伝送路からの信号を選択的にいずれかの
主伝送路出力に出力するための選択手段32を有する。
伝送路に対応する手段が主伝送路の数だけ備えられた構
成となっており、第一の実施例との差異は、複数のトラ
ヒック測定回路14.14′を設け、その出力情報を基
に警報セルの発生手段33を有し、これにより警報セル
発生と警報セル発生りイミノジの制御とを行って、副伝
送路に挿入する信号と制御する手段31を有する点にあ
る。さらに、複数のヘッダ解読手段13.13′の出力
情報をもとに副伝送路からの信号を選択的にいずれかの
主伝送路出力に出力するための選択手段32を有する。
本発明の分岐挿入スイッチを用いた多重方式では、主伝
送路を通過する信号(通過セルおよび分配セル)には、
セルのアドレス部分を解読する時間のみの遅延だけです
み、ループ状に多数のノードを置いても通過する信号の
遅延および遅延ゆらぎがきわめて小さくなる。本発明は
リアルタイム性が要求される音声および画像等の信号の
非同期多重伝送方式に適する。さらに、第二の実施例で
示した分岐挿入スイッチでは、複数の主伝送路を収容で
き、主伝送路を選択的に使用できるので、伝送路故障に
対する切り替えが可能な主伝送路の冗長構成(例えば二
重化)を実現するに適する。
送路を通過する信号(通過セルおよび分配セル)には、
セルのアドレス部分を解読する時間のみの遅延だけです
み、ループ状に多数のノードを置いても通過する信号の
遅延および遅延ゆらぎがきわめて小さくなる。本発明は
リアルタイム性が要求される音声および画像等の信号の
非同期多重伝送方式に適する。さらに、第二の実施例で
示した分岐挿入スイッチでは、複数の主伝送路を収容で
き、主伝送路を選択的に使用できるので、伝送路故障に
対する切り替えが可能な主伝送路の冗長構成(例えば二
重化)を実現するに適する。
以上説明したように、本発明による分岐挿入スイッチは
、主伝送路入力から主伝送路出力への非同期信号セルを
遅延させずに出力できるので、ループ状ネットワークを
構成し易い利点がある。主伝送路の空きセル状態を監視
できる機能を有するから、分岐挿入を効率的に行うため
のトラヒック制御を行うことができる利点がある。また
、伝送路故障に対する切り替えが可能な主伝送路の冗長
構成(例えば二重化)が実現でき、信頼性の高い伝送路
が構成できる利点がある。
、主伝送路入力から主伝送路出力への非同期信号セルを
遅延させずに出力できるので、ループ状ネットワークを
構成し易い利点がある。主伝送路の空きセル状態を監視
できる機能を有するから、分岐挿入を効率的に行うため
のトラヒック制御を行うことができる利点がある。また
、伝送路故障に対する切り替えが可能な主伝送路の冗長
構成(例えば二重化)が実現でき、信頼性の高い伝送路
が構成できる利点がある。
第1図は本発明第一実施例を示すブロック構成図。
第2図は本発明第二実施例を示すブロック構成図。
特許出願人 日本電信電話株式会社
代理人 弁理士 井 出 直 孝
Claims (1)
- 【特許請求の範囲】 1、主伝送路入力(1−1)と、主伝送路出力(1−2
)と、副伝送路入力(2−1)と、副伝送路出力(2−
2)と、前記各入力および出力と伝送路とのインタフェ
ース手段(11、12、19、20)とを備えた分岐挿
入スイッチにおいて、 前記主伝送路入力から入力されるセル構成された信号の
属性を示すヘッダを解読するヘッダ解読回路(13)と
、 このヘッダ解読回路の出力にしたがい前記主伝送路入力
の信号を前記主伝送路出力へ通過させるセレクタ(18
)と、 前記ヘッダ解読回路の出力にしたがって前記副伝送路出
力への信号をいったん蓄積し、副伝送路の信号形式に変
更する手段(17)と、 前記主伝送路における空きセルを測定するトラヒック測
定回路(14)と、 この測定回路の前記主伝送路における空きセルの割合が
一定の値以上の出力に対して、前記副伝送路入力に入力
され蓄積された信号を前記主伝送路出力の空きセルに同
期化して挿入する手段(16、18)と、 前記測定回路の前記主伝送路における空きセルの割合が
一定の値未満の出力に対して、前記副伝送路入力からの
セル到着を規制するためのその副伝送路出力への警報用
セルを発生する手段(14、15)と を含むことを特徴とする分岐挿入スイッチ回路。 2、主伝送路入力および主伝送路出力がそれぞれ複数n
であり、 ヘッダ解読回路およびトラヒック測定回路を各主伝送路
入力毎に設けた 請求項1記載の分岐挿入スイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024995A JPH01200848A (ja) | 1988-02-05 | 1988-02-05 | 分岐挿入スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024995A JPH01200848A (ja) | 1988-02-05 | 1988-02-05 | 分岐挿入スイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01200848A true JPH01200848A (ja) | 1989-08-14 |
Family
ID=12153560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63024995A Pending JPH01200848A (ja) | 1988-02-05 | 1988-02-05 | 分岐挿入スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01200848A (ja) |
-
1988
- 1988-02-05 JP JP63024995A patent/JPH01200848A/ja active Pending
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