JPH01187827A - Forming method for resist pattern - Google Patents
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明tよ、レジストパターンの形成方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a method for forming a resist pattern.
本発明は、レジストパターンの形成方法であり、原料ガ
スを含む雰囲気中で荷電粒子線を照射することにより、
レジストパターンを形成した後、選択的に削られるよう
にエツチングすることにより、例えばリフトオフによる
所望の形状の半導体層を制御性良く形成することができ
るようにしたものである。The present invention is a method for forming a resist pattern, in which a resist pattern is formed by irradiating a charged particle beam in an atmosphere containing a source gas.
After a resist pattern is formed, a semiconductor layer having a desired shape can be formed with good controllability by, for example, lift-off by selectively etching the resist pattern.
近年、半導体装置の微細構造を形成するためのホトリソ
グラフィにおいて、従来の光の代りに電子ビームを用い
てレジストを所要パターンに形成する方法が採用されて
きている。即ち、この方法によれば、ネガ型レジスト層
を被エツチング層の全面に形成した後、エツチング層の
残すべき部分のみに選択的に電子ビームを照射して硬化
させ、この後現像して未露光部分のレジストを除去する
ことにより、レジストパターンを形成する。また、ポジ
型レジストを使用した場合には除去すべき部分のレジス
ト層のみ選択的に電子ビームを照射して可溶化し、この
後現像して所要のレジストパターンを形成する。しかし
、この電子ビームを用いたホトリソグラフィによれば、
レジストの塗布工程、電子ビームの照射工程及び現像の
3工程が必要になるため、製法上煩雑であり、且つ歩留
りが減少するという問題点がある。そこで、このような
問題点も解決することができる方法として、例えばアル
キルナフタレンを原料ガスとして含む雰囲気中で基板(
又は被エツチング層)上に所要パターンに沿って電子ビ
ームを照射することにより、レジストを堆積して所望の
レジストパターンを形成する方法が提案されている(特
願昭62−299405参照)。In recent years, in photolithography for forming fine structures of semiconductor devices, a method has been adopted in which a resist is formed into a desired pattern using an electron beam instead of conventional light. That is, according to this method, after a negative resist layer is formed on the entire surface of the layer to be etched, only the portions of the etching layer that are to be left are selectively irradiated with an electron beam to harden them, and then developed to remove the unexposed portions. A resist pattern is formed by removing a portion of the resist. Furthermore, when a positive resist is used, only the portion of the resist layer to be removed is selectively irradiated with an electron beam to be solubilized, and then developed to form a desired resist pattern. However, according to photolithography using this electron beam,
Since three steps are required: a resist coating step, an electron beam irradiation step, and a development step, there are problems in that the manufacturing method is complicated and the yield is reduced. Therefore, as a method that can solve such problems, for example, the substrate (
A method has been proposed in which a desired resist pattern is formed by depositing a resist by irradiating an electron beam along a desired pattern onto the etched layer (see Japanese Patent Application No. 62-299405).
上述した原料ガスを含む雰囲気中で電子ビームを照射し
てレジストを堆積することにより、所要のレジストパタ
ーンを形成し、このレジストパターンを使用してリフト
オフにより所望の半導体層を形成しようとする場合、レ
ジストパターンが制御性良く除去されなければならない
が、従来このための適当なエツチング方法がなかった。When attempting to form a desired resist pattern by depositing a resist by irradiating an electron beam in an atmosphere containing the above-mentioned source gas, and using this resist pattern to form a desired semiconductor layer by lift-off, Although the resist pattern must be removed with good controllability, there has been no suitable etching method for this purpose.
本発明は、上記問題点を解決することができるレジスト
パターンの形成方法を提供するものである。The present invention provides a resist pattern forming method that can solve the above problems.
本発明に係るレジストパターン(8)の形成方法は、原
料ガスを含む雰囲気中で被エツチング層(2)上に所要
のパターンで荷電粒子線(7)を照射することにより、
このパターンに沿ってレジストを堆積してレジストパタ
ーン(8)を形成する工程と、このレジストパターン(
8)をマスクとして被エツチング層(2)をエツチング
する工程と、このレジストパターン(8)が選択的に削
られる条件でエツチングする工程を有することを特徴と
する。The method for forming the resist pattern (8) according to the present invention is to irradiate the layer to be etched (2) with a charged particle beam (7) in a desired pattern in an atmosphere containing source gas.
A step of depositing resist along this pattern to form a resist pattern (8);
8) as a mask to etch the layer to be etched (2), and a step of etching under conditions in which the resist pattern (8) is selectively etched.
レジストパターン(8)を選択的に削る、即ち等方性エ
ツチングすることは、圧力> (3X 10/L)Pa
、且つ電力>Q、3W/eIIlの条件で反応性イオン
エツチングすることにより可能である。但し、Lは電極
間距離である。Selective etching of the resist pattern (8), that is, isotropic etching, is performed under pressure > (3X 10/L) Pa
, and by performing reactive ion etching under the conditions of power > Q and 3 W/eII. However, L is the distance between the electrodes.
課題を解決するための手段に従って第4図に示すような
レジストパターン(8)を形成した後、上記条件により
レジストパターン(8)に対して等方性エツチングを施
した場合の実施例を第3図に示す。A third example shows a case where a resist pattern (8) as shown in FIG. 4 is formed according to the means for solving the problem, and then isotropic etching is performed on the resist pattern (8) under the above conditions. As shown in the figure.
この実施例において使用した反応性イオンエツチング装
置は、対向して配された電極の面積が300cdであり
、電極間距離がlQc+mである。そして、この装置内
にCFa(CCIlzFx等も使用できる)を5CC%
真空度を低下させ、且つ電子を散乱させるための■eを
45cc封入し、300Wの電力を与えてエツチングを
行なったものである。即ちこの場合、圧力は9Paであ
り、電力密度はIW/c+Jである。なお、この圧力を
装置に依らない一般式に書き換えると9 XIO(am
) / L (cm) Paとなる。Lは電極間距離で
ある。これらの条件でレジストパターン(8)に対して
反応性イオンエツチングを施すと、高さH(曲!!A)
と共に、幅W(曲線B)についても時間の経過と共に著
しく減少していて、等方的にエツチングされていること
がわかる。In the reactive ion etching apparatus used in this example, the area of the opposing electrodes was 300 cd, and the distance between the electrodes was lQc+m. Then, 5CC% of CFa (CCIlzFx etc. can also be used) is added to this device.
Etching was performed by enclosing 45 cc of ``e'' for lowering the degree of vacuum and scattering electrons, and applying a power of 300 W. That is, in this case, the pressure is 9 Pa and the power density is IW/c+J. In addition, if this pressure is rewritten into a general formula that does not depend on the device, it becomes 9 XIO (am
) / L (cm) Pa. L is the distance between the electrodes. When reactive ion etching is performed on the resist pattern (8) under these conditions, the height H (song!!A) is
At the same time, the width W (curve B) also decreases significantly over time, indicating that the etching is isotropic.
本発明をショントキー障壁型FETの製造に適用した場
合の実施例を説明する。An embodiment in which the present invention is applied to the manufacture of a Shontokey barrier type FET will be described.
先ず、第1図Aに示すようにGaAs基板(11の全面
にショットキーメタルを蒸着してショットキーメタルN
(2)を形成する。First, as shown in FIG. 1A, a Schottky metal N is deposited on the entire surface of a GaAs substrate (11).
(2) is formed.
次に第1図Bに示すように、この基板(11をレジスト
パターンを形成するための装置(第2図参照)内のサセ
プタ(3)上に配置し、原料ガス(4)としての例えば
アルキルナフタレンガスを試料室(5)に供給しながら
基板+11に対して2方自から電子ビーム(7)を照射
することにより、レジストを堆積してレジストパターン
(8)を形成する。この照射の際、電子ビーム(7)を
傾けるか、或いは基板(11を傾けることにより、電子
ビーム(7)の照射方向を異ならせて2回同様のビーム
照射を行う0図示するように、形成後のレジストパター
ン(8)は、下部(8a)より上部(8b)の方の幅が
広くなっている。Next, as shown in FIG. 1B, this substrate (11) is placed on a susceptor (3) in an apparatus for forming a resist pattern (see FIG. 2), and a raw material gas (4) such as an alkyl By irradiating the substrate +11 with electron beams (7) from two directions while supplying naphthalene gas to the sample chamber (5), a resist is deposited and a resist pattern (8) is formed. , By tilting the electron beam (7) or by tilting the substrate (11), the same beam irradiation is performed twice with different irradiation directions of the electron beam (7).As shown in the figure, the resist pattern after formation is (8) is wider at the upper part (8b) than at the lower part (8a).
なお、第2図で(9)は電子ビーム照射系、α〔は収束
レンズ、αυはチェンバー亜の排気系、α1は試料室(
5)の排気系、0引は原料ガス(4)の供給管である。In Figure 2, (9) is the electron beam irradiation system, α[ is the converging lens, αυ is the exhaust system of the chamber sub-chamber, and α1 is the sample chamber (
In the exhaust system 5), the zero line is the supply pipe for the raw material gas (4).
次に第1図Cに示すように、このレジストパターン(8
)をマスクにしてウェットエツチングを施すことにより
、ショットキーメタルを選択的に除去してゲート電極α
つを形成する。Next, as shown in FIG. 1C, this resist pattern (8
) by performing wet etching as a mask to selectively remove the Schottky metal and form the gate electrode α.
form one.
次に第1図りに示すように、全面にオーミックメタルを
蒸着してオーミックメタル層OQを形成することにより
、ソース電極αηとドレイン電極α鴫を形成する。Next, as shown in the first diagram, an ohmic metal layer OQ is formed by vapor-depositing an ohmic metal over the entire surface, thereby forming a source electrode αη and a drain electrode α.
次に第1図Eに示すように、この基板(1)を反応性イ
オンエツチング装置(図示せず)内に配置し、この中に
CF、を5cc、、Heを45cc封入し、面積300
dの対向する電極間(距離は10備)に300Wを与え
てレジストパターン(8)をエツチングすることにより
、このレジストパターン(8)と共にこの上のオーミッ
クメタル1101を除去してゲート長が数百人程度のシ
ョットキー障壁型のGaAs FETQωを得る。即ち
この場合、レジストパターン(8)を圧力9Pa、電力
密度IW/−の条件で反応性イオンエツチングしたこと
になる。Next, as shown in FIG. 1E, this substrate (1) is placed in a reactive ion etching device (not shown), and 5 cc of CF and 45 cc of He are sealed in this, and the area is 300 cc.
By etching the resist pattern (8) by applying 300 W between the opposing electrodes (distance: 10 mm), the resist pattern (8) and the ohmic metal 1101 on it are removed, resulting in a gate length of several hundreds. A human-sized Schottky barrier type GaAs FET Qω is obtained. That is, in this case, the resist pattern (8) was subjected to reactive ion etching under the conditions of a pressure of 9 Pa and a power density of IW/-.
なお、上記実施例では本発明をショットキー障壁型FE
Tを製造する場合について説明したが、他の半導体装置
を製造する場合にも同様に通用することができる。In addition, in the above embodiment, the present invention is applied to a Schottky barrier type FE.
Although the description has been made for the case of manufacturing T, the present invention can be similarly applied to the case of manufacturing other semiconductor devices.
本発明によれば、原料ガスを含む雰囲気中で荷電粒子線
を照射することにより、レジストパターンを形成した後
、このレジストパターンが選択的に除去されるようにエ
ツチングすることができるため、例えばリフトオフによ
る所望の半導体層を制御性良く形成することが可能にな
る。According to the present invention, after a resist pattern is formed by irradiating a charged particle beam in an atmosphere containing source gas, etching can be performed so that the resist pattern is selectively removed. It becomes possible to form a desired semiconductor layer with good controllability.
第1図は実施例の工程図、第2図は本発明において使用
する装置の構成図、第3図は等方性工。
チングを示すグラフ、第4図はレジストパターンの断面
図である。
filはGaAs基板、(2)はショットキーメタル層
、(4)は原料ガス、(7)は電子ビーム、(8)はレ
ジストパターンである。
7−−\ l 7電)ビーム、
7()
\
第1図
喫貸令)1刀工程図
″ 第1図
本発明1ニア;、・t12便m1浸Iり構叛図4−v
A にτ1
エツテンダ時?’Jl(分)
茎方性1ツナングを示すグラフFig. 1 is a process diagram of an example, Fig. 2 is a configuration diagram of an apparatus used in the present invention, and Fig. 3 is an isotropic process. FIG. 4 is a graph showing the tinging, and is a cross-sectional view of the resist pattern. fil is a GaAs substrate, (2) is a Schottky metal layer, (4) is a source gas, (7) is an electron beam, and (8) is a resist pattern. 7--\ l 7 electric) beam,
7() \ Figure 1: 1 Sword Process Diagram `` Figure 1 Present Invention 1 Near;,・t12 flight m1 immersion structure diagram 4-v
A to τ1 Etsutenda time? 'Jl (min) Graph showing 1 tsunang of stem orientation
Claims (1)
パターンで荷電粒子線を照射することにより、上記パタ
ーンに沿ってレジストを堆積してレジストパターンを形
成する工程と、 該レジストパターンをマスクとして上記被エッチング層
をエッチングする工程と、 該レジストパターンが選択的に削られる条件でエッチン
グする工程を有することを特徴とするレジストパターン
の形成方法。[Claims] A step of forming a resist pattern by depositing a resist along the pattern by irradiating the layer to be etched with a charged particle beam in a desired pattern in an atmosphere containing source gas; A method for forming a resist pattern, comprising: etching the layer to be etched using the resist pattern as a mask; and etching under conditions where the resist pattern is selectively etched.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63012105A JP2949706B2 (en) | 1988-01-22 | 1988-01-22 | Method of forming resist pattern |
KR1019880015529A KR890008933A (en) | 1987-11-27 | 1988-11-25 | Precision pattern formation method by using resist layer of pattern of semiconductor integrated circuit device |
EP88119693A EP0318037A3 (en) | 1987-11-27 | 1988-11-25 | Method for forming a fine pattern by using a patterned resist layer |
US07/639,325 US5171718A (en) | 1987-11-27 | 1991-01-09 | Method for forming a fine pattern by using a patterned resist layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63012105A JP2949706B2 (en) | 1988-01-22 | 1988-01-22 | Method of forming resist pattern |
Publications (2)
Publication Number | Publication Date |
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JPH01187827A true JPH01187827A (en) | 1989-07-27 |
JP2949706B2 JP2949706B2 (en) | 1999-09-20 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP (1) | JP2949706B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010028122A (en) * | 2008-07-18 | 2010-02-04 | Beijing Boe Optoelectronics Technology Co Ltd | Method of forming photoresist burr edge and method of manufacturing array substrate |
US8481000B2 (en) | 2003-01-31 | 2013-07-09 | Simply Thick, Llc | Thickened beverages for dysphagia |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6223110A (en) * | 1985-07-23 | 1987-01-31 | Toshiba Corp | Manufacture of semiconductor device |
-
1988
- 1988-01-22 JP JP63012105A patent/JP2949706B2/en not_active Expired - Fee Related
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JP2949706B2 (en) | 1999-09-20 |
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