JPH01183155A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH01183155A JPH01183155A JP681888A JP681888A JPH01183155A JP H01183155 A JPH01183155 A JP H01183155A JP 681888 A JP681888 A JP 681888A JP 681888 A JP681888 A JP 681888A JP H01183155 A JPH01183155 A JP H01183155A
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- JP
- Japan
- Prior art keywords
- layer
- collector
- ingaas
- bipolar transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 125000005842 heteroatom Chemical group 0.000 title abstract 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 claims 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract 1
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- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は化合物半導体を用いたヘテロ接合バイポーラ
トランジスタに関する。
トランジスタに関する。
（従来の技術）
、化合物半導体特にＧａＡｓを用いたヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）は、近年のＭＢＥ、ＭＯＣ
ＶＤに代表される高精度結晶成長技術の急速な進展に伴
い次代の高速デバイスとして活発にその開発が進められ
ている。Ｇ ａＡ ｓは、電子易動度がＳｉに比べて６
倍大きいなど高速デバイスを実現するのに都合の良い特
性を有するもののＭＢＥ等でｎ型ドーパントとして用い
られる８ｉは両性ドーパントであるためせいぜいＩＱ”
ｃｍ”台のドーピングしかできず抵抗の非常に小さいｎ
型ＧａＡｓを作ることが難しく、又Ｇ ａ Ａ ｓはメ
タルへのφｂが大きいためコンタクト抵抗の小さいオー
ミックコンタクトを形成しずらい。そのため例えば順方
向のＨＢＴではコレクタ抵抗を小さくできずＶＣＥ（Ｓ
ａｔ）が比較的大きく、例えばＥＣＬゲートの論理振巾
が若干小さくなる。又、コレクタ抵抗が大きいためＩ
ｎＧａＡｓのエミッタキャップを用いてエミッタ抵抗を
小さくしても実効的な負荷抵抗が小さくならないためス
イッチングスピード（ｓｗｉｔｃｈｉｎｇ ５ｐｅｅ
ｄ）はあまり改善しない。一方逆方向のＨＢＴではエミ
ッタ抵抗が小さく出来ず、１ｏｐｓ以下の高速の論理ゲ
ートが実現出来なかった。
ーラトランジスタ（ＨＢＴ）は、近年のＭＢＥ、ＭＯＣ
ＶＤに代表される高精度結晶成長技術の急速な進展に伴
い次代の高速デバイスとして活発にその開発が進められ
ている。Ｇ ａＡ ｓは、電子易動度がＳｉに比べて６
倍大きいなど高速デバイスを実現するのに都合の良い特
性を有するもののＭＢＥ等でｎ型ドーパントとして用い
られる８ｉは両性ドーパントであるためせいぜいＩＱ”
ｃｍ”台のドーピングしかできず抵抗の非常に小さいｎ
型ＧａＡｓを作ることが難しく、又Ｇ ａ Ａ ｓはメ
タルへのφｂが大きいためコンタクト抵抗の小さいオー
ミックコンタクトを形成しずらい。そのため例えば順方
向のＨＢＴではコレクタ抵抗を小さくできずＶＣＥ（Ｓ
ａｔ）が比較的大きく、例えばＥＣＬゲートの論理振巾
が若干小さくなる。又、コレクタ抵抗が大きいためＩ
ｎＧａＡｓのエミッタキャップを用いてエミッタ抵抗を
小さくしても実効的な負荷抵抗が小さくならないためス
イッチングスピード（ｓｗｉｔｃｈｉｎｇ ５ｐｅｅ
ｄ）はあまり改善しない。一方逆方向のＨＢＴではエミ
ッタ抵抗が小さく出来ず、１ｏｐｓ以下の高速の論理ゲ
ートが実現出来なかった。
（発明が解決しようとする課題）
従来の構造のＨＢ’［”では、ｎ型ＧａＡｓへのドーピ
ング濃度がｌ Ｑ” Ｃｎｍ’程度が上限であるので、
例えば順方向ＨＢＴではコレクタ抵抗を小さくすわこと
が難しかった。本発明はこのような問題点に鑑みなされ
たものであり高速で論理振巾のマージンの大きなＨＢＴ
を提供することを目的とする。
ング濃度がｌ Ｑ” Ｃｎｍ’程度が上限であるので、
例えば順方向ＨＢＴではコレクタ抵抗を小さくすわこと
が難しかった。本発明はこのような問題点に鑑みなされ
たものであり高速で論理振巾のマージンの大きなＨＢＴ
を提供することを目的とする。
にＩＩ！題を解決するための手段）
上記の問題を本発明では、例えば順方向のＧａＡｓのＨ
ＢＴでは、真性コレクタの下にＩｎのモル比が１０％を
越えないＩ ｎ Ｇ ａ Ａ ｓ層を形成し、この層に
８ｉを１０１’ ｃｒｒｒ”以上ドーピング（ｄｏｐｉ
ｎｇ）すると同時に、オーミックメタルへのφｂを小さ
くしてコンタクト抵抗を低減することでコレクタ抵抗を
小くしている。
ＢＴでは、真性コレクタの下にＩｎのモル比が１０％を
越えないＩ ｎ Ｇ ａ Ａ ｓ層を形成し、この層に
８ｉを１０１’ ｃｒｒｒ”以上ドーピング（ｄｏｐｉ
ｎｇ）すると同時に、オーミックメタルへのφｂを小さ
くしてコンタクト抵抗を低減することでコレクタ抵抗を
小くしている。
（作用）
Ｉｎのモル比が０．０５を越えるＩ ｎ Ｇ ａ Ａ
ｓでは、ｌ Ｑ” ｃｎＴ”を越えるドーピング（ｄｏ
ｐｉｎｇ）が可能となり、又、オーミッタメタルへのφ
ｂが小さくなる。従って、半絶性ＧａＡｓ基板の上に形
成される順方向ＨＢＴでは真性コレクタの下のサブコレ
クタをＳｉをｌ ０１ＧＩ Ｃｒｒｌ””以上ドーピン
グ（ｄｏｐｉｎｇ ）したＩ ｎ Ｇ ａ Ａ ｓ層で
形成することによりコレクタ抵抗をＧａＡｓのサブコレ
クタよりも一層低減することができる。
ｓでは、ｌ Ｑ” ｃｎＴ”を越えるドーピング（ｄｏ
ｐｉｎｇ）が可能となり、又、オーミッタメタルへのφ
ｂが小さくなる。従って、半絶性ＧａＡｓ基板の上に形
成される順方向ＨＢＴでは真性コレクタの下のサブコレ
クタをＳｉをｌ ０１ＧＩ Ｃｒｒｌ””以上ドーピン
グ（ｄｏｐｉｎｇ ）したＩ ｎ Ｇ ａ Ａ ｓ層で
形成することによりコレクタ抵抗をＧａＡｓのサブコレ
クタよりも一層低減することができる。
（実施例）
以下では、ＡｌＧａＡｓ／ＧａＡｓのＨＢＴを例に本発
明の詳細な説明する。第１図は、本発明を実施した順方
向ＨＢＴの構成断面図である。
明の詳細な説明する。第１図は、本発明を実施した順方
向ＨＢＴの構成断面図である。
この図に示される様に本発明のＨＢＴは半絶縁性ＧａＡ
ｓ基板１０１の上ニｕｎｄｏｐｅ ＯＧ ａ Ａ ｓ層
１０２を挾んで堆積されたＩｎＧａＡｓ層１０３のサブ
コレクタ層の上に構成され、コレクタ電極１０８は前記
Ｉ ｎ Ｇ ａ Ａ ｓ層１０３の上ニ形成すれている
。
ｓ基板１０１の上ニｕｎｄｏｐｅ ＯＧ ａ Ａ ｓ層
１０２を挾んで堆積されたＩｎＧａＡｓ層１０３のサブ
コレクタ層の上に構成され、コレクタ電極１０８は前記
Ｉ ｎ Ｇ ａ Ａ ｓ層１０３の上ニ形成すれている
。
次に第２図により本実施例を詳細に説明する°。
半絶縁性ＧａＡｓ基板１０１を良く知られた通常のエツ
チング処理後、ＭＢＥ装置中にこのＧａ Ａｓ基板をセ
ットし、ＡＳビーム下で６５００Ｃまで昇温して、Ｇａ
Ａｓ表面ノ表面サオキサイドｘｉｄｅ ）を７ラツシー
オフ（ｆｌａｓｈ ｏｆｆ ） し、順方向ＨＢＴを
成長した。まず前記ＧａＡｓ基板１０１上にアン）’−
プ（ｕｎｄｏｐｅ）のＧａ’Ａｓ層１０２全１０２度６
００°Ｃ，Ｇａフラックス６Ｘ１じＴｏ ｒ ｒ、で５
０００に成長した後、基板温度を５５０’Ｃに降温して
、Ｓｉを２ Ｘ １０”ｃｒｒｒ’ト−フ（ｄｏｐｅ）
したＩｎの−ｒ−ル比０．１のｎ＋ＩｎＧａＡｓＪｉｔ
１０３を５ｏｏｏＸ成長した（第２図（ａ））。この時
前記アンドープ（ｕ ｎ ｄ ｏ ｐ ｅ ） Ｇ ａ
Ａ ｓ層１０２とＩｎＧａＡｓ層１０３の間に例えば
薄いＩｎ（１０５Ｇａ０．９５Ａｓ層を設けることは結
晶性の維持には非常に有効であるがＩｎのモル比が０．
１のＩ ｎＧａＡｓを直接Ｇ ａ Ａ ｓ上に成長して
も大きな影響はなかったので、本実施例では特にＩｎの
トランジ讐ン（ｔｒａｎｓｉｔｉｏｎ）層を設けなかっ
た。この上に以下に示す順序でＨＢＴを成長した。
チング処理後、ＭＢＥ装置中にこのＧａ Ａｓ基板をセ
ットし、ＡＳビーム下で６５００Ｃまで昇温して、Ｇａ
Ａｓ表面ノ表面サオキサイドｘｉｄｅ ）を７ラツシー
オフ（ｆｌａｓｈ ｏｆｆ ） し、順方向ＨＢＴを
成長した。まず前記ＧａＡｓ基板１０１上にアン）’−
プ（ｕｎｄｏｐｅ）のＧａ’Ａｓ層１０２全１０２度６
００°Ｃ，Ｇａフラックス６Ｘ１じＴｏ ｒ ｒ、で５
０００に成長した後、基板温度を５５０’Ｃに降温して
、Ｓｉを２ Ｘ １０”ｃｒｒｒ’ト−フ（ｄｏｐｅ）
したＩｎの−ｒ−ル比０．１のｎ＋ＩｎＧａＡｓＪｉｔ
１０３を５ｏｏｏＸ成長した（第２図（ａ））。この時
前記アンドープ（ｕ ｎ ｄ ｏ ｐ ｅ ） Ｇ ａ
Ａ ｓ層１０２とＩｎＧａＡｓ層１０３の間に例えば
薄いＩｎ（１０５Ｇａ０．９５Ａｓ層を設けることは結
晶性の維持には非常に有効であるがＩｎのモル比が０．
１のＩ ｎＧａＡｓを直接Ｇ ａ Ａ ｓ上に成長して
も大きな影響はなかったので、本実施例では特にＩｎの
トランジ讐ン（ｔｒａｎｓｉｔｉｏｎ）層を設けなかっ
た。この上に以下に示す順序でＨＢＴを成長した。
ＧａＡｓ −ｙレクタ−層１０４ （７ｏＯｏ１
．８ｉドープｔ５ Ｘ １０１６ｃｍ１）、ＧａＡｓ
ベース層１０５ （１００ＯＸ。
．８ｉドープｔ５ Ｘ １０１６ｃｍ１）、ＧａＡｓ
ベース層１０５ （１００ＯＸ。
Ｂｅドープ量 １×１０１９ＣｒｌＴ４）、ＧａＡｓ−
＋Ａ７ＧａＡｓグレーディング層 （２００Ａ 、ア
ンドープ） 、Ａ ７１ Ｇ ａ Ａ ｓ ｘミッタ層
１０６ （２５００又 、 Ｓｉドープ量 ５Ｘ１
０Ｉ７ｃｒｒｒ” ）、ＡｌＧａＡｓ−＋ＩｎＧａＡｓ
グレーディング層（５００又、Ｓ１ドープ量 ５ Ｘ
１ （Ｐ’ ｃｒｒｒ’ ）、 ＩｎＧａＡＳエミッタ
キャｙ７ＭＨＯ７（１ｏｏｏＸ 、 ８ｉドープ童
２Ｘ１０”ｃｒｆＦ）なお、ＡＪのモル比は０．３で
ある。
＋Ａ７ＧａＡｓグレーディング層 （２００Ａ 、ア
ンドープ） 、Ａ ７１ Ｇ ａ Ａ ｓ ｘミッタ層
１０６ （２５００又 、 Ｓｉドープ量 ５Ｘ１
０Ｉ７ｃｒｒｒ” ）、ＡｌＧａＡｓ−＋ＩｎＧａＡｓ
グレーディング層（５００又、Ｓ１ドープ量 ５ Ｘ
１ （Ｐ’ ｃｒｒｒ’ ）、 ＩｎＧａＡＳエミッタ
キャｙ７ＭＨＯ７（１ｏｏｏＸ 、 ８ｉドープ童
２Ｘ１０”ｃｒｆＦ）なお、ＡＪのモル比は０．３で
ある。
この後、第２図（ｂ）に示すように、この基板を用いて
、よく知られた通常のＨＢＴプロセスにより第１図に示
されるＨＢＴ素子を作成した。この時コレクタへのオー
ミック接触１０８エミッタへの電極１１０ ハＴ ｉ／
Ｒｔ ／ Ａ ｕ 、 ベース電極１０９をＡ ｕ
／ Ａ ｕ Ｚ ｎで形成し、３００°Ｃ×１分の熱処
理を施した。こうして作られたエミッタサイズ２×５μ
ｍのＨＢＴのエミッタ抵抗は、２Ω、コレクタ抵抗は１
Ω以下であり、この素子により構成されたＥＣＬ回路で
はＮｉＣｒの負荷抵抗を１０Ω以下に下げることができ
、その結果スイッチング時間はＬｏｐｓ以下にすること
ができた。
、よく知られた通常のＨＢＴプロセスにより第１図に示
されるＨＢＴ素子を作成した。この時コレクタへのオー
ミック接触１０８エミッタへの電極１１０ ハＴ ｉ／
Ｒｔ ／ Ａ ｕ 、 ベース電極１０９をＡ ｕ
／ Ａ ｕ Ｚ ｎで形成し、３００°Ｃ×１分の熱処
理を施した。こうして作られたエミッタサイズ２×５μ
ｍのＨＢＴのエミッタ抵抗は、２Ω、コレクタ抵抗は１
Ω以下であり、この素子により構成されたＥＣＬ回路で
はＮｉＣｒの負荷抵抗を１０Ω以下に下げることができ
、その結果スイッチング時間はＬｏｐｓ以下にすること
ができた。
逆方向ＨＢＴでは、本実施例かられかる様にエミッタ抵
抗を低減できるので、素子の高速化には非常に有効であ
る。
抗を低減できるので、素子の高速化には非常に有効であ
る。
本発明のＨＢＴは、非常に高速な論理回路を実現するこ
とができる。
とができる。
第１図は本発明を実施したＨＢＴの断面図、第２図は、
本発明の詳細な説明する断面図である。 １０１・・・半絶縁性基板 １Ｑ２−・・ｕｎｄｏｐｅ ＧａＡｓ層、１０３・・
−８ｉｄｏｐｅ Ｉｎ０．ＩＧｏｏ、９Ａｓ層（サブ
コレクタ闇）、 １０４・・−８ｉｄｏｐｅ ＧａＡｓ層（コレクタ層
）、 ＩＱ５・・−Ｂｅｄｏｐｅ ＧａＡｓ１ｌ（ベースＮ
）１０６・・・５ｉｄｏｐｅ ＡｌＧａＡｓ層（エミ
ッタ層）、 １０７・・・５ｉｄｏｆｅ Ｉｎ０．５Ｇｏ０．５Ａ
ｓ 。 （エミッタキャップ層）、 １０８・・・コレクタ電極、 １０９・・・ベース電極、 １１０・・・エミッタ電極、 １１１・・・イオンインプラによる半導体絶縁層、１１
２・・・ＣＶＤ Ｓｉｎ、膜。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之
本発明の詳細な説明する断面図である。 １０１・・・半絶縁性基板 １Ｑ２−・・ｕｎｄｏｐｅ ＧａＡｓ層、１０３・・
−８ｉｄｏｐｅ Ｉｎ０．ＩＧｏｏ、９Ａｓ層（サブ
コレクタ闇）、 １０４・・−８ｉｄｏｐｅ ＧａＡｓ層（コレクタ層
）、 ＩＱ５・・−Ｂｅｄｏｐｅ ＧａＡｓ１ｌ（ベースＮ
）１０６・・・５ｉｄｏｐｅ ＡｌＧａＡｓ層（エミ
ッタ層）、 １０７・・・５ｉｄｏｆｅ Ｉｎ０．５Ｇｏ０．５Ａ
ｓ 。 （エミッタキャップ層）、 １０８・・・コレクタ電極、 １０９・・・ベース電極、 １１０・・・エミッタ電極、 １１１・・・イオンインプラによる半導体絶縁層、１１
２・・・ＣＶＤ Ｓｉｎ、膜。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之
Claims (3)
- （１）ベース領域がエミッタ領域よりバンドギャップの
小さな半導体材料で構成されたｎｐｎ型のヘテロ接合バ
イポーラトランジスタにおいて、基板側からベースを構
成する半導体材料よりもバンドギャップの小さなｎ＾＋
半導体層、コレクタ層、ベース層およびエミッタ層の順
に積層された構造もしくは基板側から前記バンドギャッ
プの小さなｎ＾＋半導体層、エミッタ層、ベース層およ
びコレクタ層の順に積層された構造のうちのいずれかひ
とつの順序で構成した構造を具備したことを特徴とする
ヘテロ接合バイポーラトランジスタ。 - （２）前記ヘテロ接合がＡｌＧａＡｓ／ＧａＡｓ接合で
基板側に形成されるバンドギャップの小さなｎ＾＋半導
体層がＩｎＧａＡｓもしくはＩｎＡｓであある請求項１
記載のヘテロ接合バイポーラトランジスタ。 - （３）前記ＩｎＧａＡｓのモル比が０．１を越えないよ
う構成したことを特徴とする請求項２記載のヘテロ接合
バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP681888A JPH01183155A (ja) | 1988-01-18 | 1988-01-18 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP681888A JPH01183155A (ja) | 1988-01-18 | 1988-01-18 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183155A true JPH01183155A (ja) | 1989-07-20 |
Family
ID=11648790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP681888A Pending JPH01183155A (ja) | 1988-01-18 | 1988-01-18 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496745A (en) * | 1994-12-19 | 1996-03-05 | Electronics And Telecommunications Research Institute | Method for making bipolar transistor having an enhanced trench isolation |
| US5930636A (en) * | 1996-05-13 | 1999-07-27 | Trw Inc. | Method of fabricating high-frequency GaAs substrate-based Schottky barrier diodes |
-
1988
- 1988-01-18 JP JP681888A patent/JPH01183155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496745A (en) * | 1994-12-19 | 1996-03-05 | Electronics And Telecommunications Research Institute | Method for making bipolar transistor having an enhanced trench isolation |
| US5930636A (en) * | 1996-05-13 | 1999-07-27 | Trw Inc. | Method of fabricating high-frequency GaAs substrate-based Schottky barrier diodes |
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