JPH01182994A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＥＣＬ　（エミッタ・カップルド・ロジック）イン
タフェースのバイポーラ・ＣＭＯ３型ＲＡＭ　（ランダ
ム・アクセス・メモリ）を基本構成とする論理機能付メ
モリ等に利用して特に有効な技術に関するものである。

〔従来の技術〕

ＥＣＬインタフェースのバイポーラ・ＣＭＯＳ型ＲＡＭ
がある。また、このようなバイポーラ。

ＣＭＯ３型ＲＡＭを基本構成とする論理機能付メモリが
ある。

バイポーラ・ＣＭＯ３型ＲＡＭについては、例えば、日
経マグロウヒル社発行、１９８６年３月ｌＯＢ付Ｆ日経
エレクトロニクス１の第１９９頁〜第２１７頁に記載さ
れている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のバイポーラ・ＣＭＯ３型
ＲＡＭを基本構成とする論理機能付メモリでは、外部か
ら入力される書き込み制御信号すなわちライトイネーブ
ル信号ＷＥが、そのまま書き込みパルスとしてライトア
ンプに供給される。

したがって、ライトイネーブル信号ＷＥは、ライトアン
プが安定して動作できるだけのパルス幅を有し、アドレ
ス信号や入力書き込みデータ等に対して所定のセントア
ップ時間及びホールド時間を有するものでなくてはなら
ない。ライトイネーブル信号ＷＥに対するこれらのタイ
ミング条件は、論理機能付メモリが高速化されそのサイ
クルタイムが短縮化されるにともなって次第に厳しくな
り、実現困難なものとなりつつある。このため、本願発
明者等は、その入力動作をクロック信号によって同期化
し、上記タイミング条件を満足する書き込みパルスを内
部で自律的に形成する論理機能付メモリを開発した。

この論理機能付メモリにおいて、外部から供給されるラ
イトイネーブル信号ＷＥは、第４図に示されるように、
アドレス信号や入力書き込みデータ等と同時に反転クロ
ック信号ＣＰに従って入力、ラッチＢＦ２に取り込まれ
る。入力ラッチＢＦ２の反転出力信号ｗｅは、バイポー
ラトランジスタからなるノアゲート回路ＢＧＩにより、
反転クロック信号ＣＰの遅延信号すなわち反転遅延クロ
ック信号ｄｃｐと負論理で論理積がとられ、ＥＣＬレベ
ルの反転内部信号ｗｃが形成される０反転内部信号ｗｃ
は、ＭＯ３電流ミラー回路からなるレベル変換回路ＬＣ
によってＣＭＯ３（相補型ＭＯ３）レベルとされ、さら
に内部信号ｍｗｃとして、ＣＭＯ３論理回路からなる書
き込みパルス発生回路ＷＰＧに供給される。書き込みパ
ルス発生回路ＷＰＧは、内部信号ｍｗｃをもとに、上記
タイミング条件を満足する書き込みパルスすなわち反転
タイミング信号７を形成し、ライトアンプＷＡに供給す
る。

ところが、論理機能付メモリの動作が高速化されるにし
たがって、上記のようなパルス発生回路には次のような
問題点が発生することが、本願発明者等によって明らか
となった。すなわち、タイミング発生回路ＴＧに供給さ
れる反転クロック信号ＣＰは、論理機能付メモリが高速
化されるのにともなって、その周期及びパルス幅がＥＣ
Ｌ回路の動作限界にそって小さくされる。また、反転ク
ロック信号ＣＰのパルス幅が小さ（されることで、それ
に従って形成される反転内部信号ｗｃのパルス幅も小さ
（される。このため、ＭＯ３電流ミラー回路からなるレ
ベル変換回路ＬＣは、上記反転内部信号７Ｔに追随して
所定の内部信号ｍｗｃを形成することが困難となり、書
き込みパルス発生回路ＷＰＧも上記タイミング条件に適
合した書き込みパルスを形成できない、したがって、論
理機能付メモリの書き込み動作が正常に行われず、その
信頼性が損なわれるものである。

この発明の目的は、ＥＣＬ−ＣＭＯＳレベル変換回路を
含むパルス発生回路の動作を安定化をすることにある。

この発明の他の目的は、上記のようなパルス発生回路を
含む論理機能付メモリ等の誤動作を防止することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、極めてパルス幅の小さなりロック信号又はそ
れに従って形成される内部信号のパルス幅をパルス拡幅
回路によって拡張した後、レベル変換回路に供給するも
のである。

〔作　用〕

上記した手段によれば、上記内部信号の信号レベルをレ
ベル変換回路によって確実に所定の信号レベルに変換で
きるため、例えば書き込みパルス発生回路等の動作を安
定化し、このような書き込みパルス発生回路を含む論理
機能付メモリ等の誤動作を防止することができる。

〔実施例〕

第３図には、この発明が適用された論理機能付メモリの
一実施例のブロック図が示されている。

この実施例の論理機能付メモリは、特に制限されないが
、バイポーラ・ＣＭＯ３型ＲＡＭを基本構成とし、図示
されない論理部を含む、第３図の各ブロックを構成する
回路素子は、論理機能付メモリの図示されない論理部を
構成する回路素子とともに、単結晶シリコンのような１
個の半導体基板上に形成される。

この実施例の論理機能付メモリには、特に制限されない
が、図示されない論理部から、ｉ＋１ビットのアドレス
信号ＡＯ〜Ａｔとｎ＋ｌビットの蒼き込みデータＤＷＯ
〜ＤＷｎ及びライトイネーブル信号（書き込み制御信号
）ＷＥが供給される。

論理機能付メモリには、さらに図示されない論理部を介
して、所定の周期の反転クロンク信号ｃｐが供給される
。論理機能付メモリは、この反転クロック信号τ下に従
って、上記アドレス信号ＡＯ〜Ａｉ、書き込みデータＤ
ＷＯ〜Ｄ　Ｗ　ｎ及びライトイネーブル信号ＷＥを対応
する入力ラッチに取り込む、つまり、この実施例の論理
機能付メモリの入力動作は、反転クロンク信号ＣＰに従
って同期化される。タイミング発生回路ＴＧは、さらに
対応する入力ランチに取り込まれたライトイネーブル信
号ＷＥをもとに、所定のタイミング条件を満足する書き
込みパルスすなわち反転タイミング信号φＷを形成する
ための書き込みパルス発生回路ＷＰＧを含む。

この実施例の論理機能付メモリにおいて、上記ライトイ
ネーブル信号ＷＥ及び反転クロック信号ＣＰ等は、前述
のように、ＥＣＬレベルとされ、暑き込みパルス発生回
路ＷＰＧから出力される反転タイミング信号φＷは、Ｃ
ＭＯＳレベルとされる。また、上記反転クロック信号Ｃ
Ｐは、そのパルス幅がＥＣＬ回路の動作限界にそって極
めて小さなものとされる。このため、反転クロック信号
ＣＰは、パルス拡幅回路ＰＷＥによってそのパルス幅が
拡張された後、ライトイネーブル信号ＷＥと組み合わせ
られることによって内部信号が形成される。この内部信
号は、レベル変換回路ＬＣによってＣＭＯＳレベルに変
換された後、上記書き込みパルス発生回路ＷＰＧに伝達
される。これにより、レベル変換回路ＬＣ及び書き込み
パルス発生回路ＷＰＧの動作が安定化され、論理機能付
メモリの誤動作が防止される。

第３ＶｇＪにおいて、メモリアレイＭＡＲＹは、同図の
垂直方向に平行して配置されるｍ＋１本のワード線と、
水平方向に平行して配置されるｆｉ＋１組の相補データ
線及びこれらのワード線と相補データ線の交点に格子状
に配置される（ｍ＋１）Ｘ（ｎ＋１）個のメモリセルを
含む。

メモリアレイＭＡＲＹを構成する各メモリセルは、特に
制限されないが、高抵抗負荷型のスタテインクメモリセ
ルとされる。メモリアレイＭＡＲＹの同一の列に配置さ
れるｍ＋１個のメモリセルの入出力ノードは、対応する
２個の伝送ゲートＭＯ３ＦＥＴを介して、対応する紬補
データ線にそれぞれ共通結合される。また、メモリアレ
イＭＡＲＹの同一の行に配置されるｎ＋１個のメモリセ
ルＭＣの伝送ゲートＭＯ３ＦＥＴのゲートは、対応する
ワード線にそれぞれ共通結合される。

メモリアレイＭＡＲＹを構成するワード線は、アドレス
デコーダＡＤに結合され、択一的に選択状態とされる。

アドレスデコーダＡＤには、後述するアドレスバッファ
ＡＤＢから、内部アドレス信号ａＯ〜ａｉが供給される
。これらの内部アドレス信号は、特に制限されないが、
非反転信号及び反転信号からなる相補信号とされる。ア
ドレスデコーダＡＤには、さらに後述するタイミング発
生回路ＴＧから、タイミング信号φｅｎが供給される。

アドレスデコーダＡＤは、上記タイミング信号φｓｎが
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、アドレスデコーダＡＤは、上
記内部アドレス信号ａＯ〜ａｉをデコードし、メモリア
レイＭＡＲＹの対応するワード線を択一的にハイレ２ベ
ルの選択状態とする。

アドレスバッファＡＤＢは、特に制限されないが、ｎ＋
１個の入力ランチを含む、これらの入力ラッチには、タ
イミング発生回路ＴＧからタイミング信号φｃｐが共通
に供給される。

アドレスバッファＡＤＢの各入力ラッチは、上記タイミ
ング信号φｃｐに従って、論理機能付メモリの図示され
ない論理部を介して供給されるアドレス信号ＡＯ〜Ａｉ
を取り込み、保持する。また、これらのアドレス信号Ａ
Ｏ〜Ａｉをもとに、上記内部アドレス信号ａＯ〜ａｉを
形成し、アドレスデコーダＡＤに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、ライトアンプＷＡの対応する単位
回路にそれぞれ結合され、またその他方において、リー
ドアンプＲＡの対応する単位回路にそれぞれ結合される
。

ライトアンプＷＡは、特に制限されないが、上記メモリ
アレイＭＡＲＹの各相補データ線に対応して設けられる
ｎ＋１個の単位回路を含む、これらの単位回路には、後
述するデータ人カバ、ファＤＩＢから対応する内部書き
込みデータｄｗＯ〜ｄｗｎがそれぞれ供給される。また
、タイミング発生回路ＴＧから書き込みパルスすなわち
反転タイミング信号φＷが共通に供給される。反転タイ
ミング信号φＷは、後述するように、論理＃！Ａｆｆ１
付メモリが非メモリ態とされるときハイレベルとされ、
論理機能付メモリが選択状態とされるとき、上記ライト
イネーブル信号ＷＥがハイレベルであることを条件に、
所定のタイ文ングで一時的にロウレベルとされる。

ライトアンプＷＡの各単位回路は、上記反転タイミング
信号φＷがロウレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
の各単位回路は、データ入力バッファｂＩＢから供給さ
れる内部書き込みデータｄｗＱ〜ｄｗｎに従った相補書
き込み信号を形成し、メモリアレイＭＡＲＹの対応する
相補データ線に供給する。これらの書き込み信号は、対
応する相補データ線を介して、メモリアレイＭＡＲＹの
選択されたワード線に結合されるｎ＋１個のメモリセル
にそれぞれ伝達される。

データ入力バッファＤＩＢは、特に制限されないが、ｆ
ｉ＋１個の入力ラッチを含む、これらの入カラフチには
、タイミング発生回路ＴＧから上述のタイミング信号φ
ｃｐが共通に供給される。

データ入力バッファＤＩＢの各人力ラッチは、上記タイ
ミング信号φｃｐに従って、論理機能付メモリの図示さ
れない論理部を介して供給される暑き込みデータＤＷＯ
〜ＤＷｎを取り込み、保持する。また、これらの書き込
みデータＤＷＯ〜ＤＷｎをもとに、上記内部書き込みデ
ータｄｗＱ〜ｄｖｒｎを形成し、ライトアンプＷＡの対
応する単位回路にそれぞれ供給する。

リードアンプＲＡは、特に制限されないが、メモリアレ
イＭＡＲＹの各相補データ線に対応して設けられるｎ＋
１個の単位回路を含む、これらの単位回路には、タイミ
ング発生回路ＴＯからタイミング信号φｒが共通に供給
される。

リードアンプＲＡの各単位回路は、上記タイミング信号
φｒがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、リードアンプＲＡの各
単位回路は、メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋１個のメモリセルから対応する相補
データ線を介して出力される読み出し信号を増幅し、内
部読み出しデータｄｒｏ〜ｄｒｎを形成する。これらの
内部読み出しデータｄｒＯ−ｄｒｎは、後述するデータ
出カバソファＤＯＢの対応する出力回路に供給される。

データ出カバソファＤＯＢは、特に制限されないが、ｎ
　＋　１１１の出力回路を含む、これらの出力回路には
、上記リードアンプＲＡから、対応する内部読み出しデ
ータｄｒＱ〜ｄｒｎがそれぞれ供給されるとともに、タ
イミング発生回路ＴＯからタイミング信号φｏｅが共通
に供給される。

データ出力バッファＤＯＢの各出力回路は、上記タイミ
ング信号φＯＳが一時的にハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、デ
ータ出力バッファＤＯＢの各出力回路は、対応する上記
内部読み出しデータｄｒｏ〜ｄｒｎをもとに、読み出し
データＤＲＯ〜ＤＲｎを形成し、論理機能付メモリの図
示されない論理部に送出する。上記タイミング信号φＯ
ｅがロウレベルとされるとき、データ出力バッファＤＯ
Ｂの各出力回路の出力はハイインピーダンス状態とされ
る。

タイミング発生回路ＴＧは、後述するように、論理機能
付メモリの図示されない論理部から供給される反転クロ
ック信号ＣＰ及びライトイネーブル信号ＷＥをもとに、
上記各種のタイミング信号を形成し、各回路に供給する
。タイミング発生回路ＴＯは、上記ライトイネーブル信
号ＷＥを取り込み、保持する１　（Ｉｔの入力ラッチを
含む、この入力ラッチは、上述の反転クロック信号ＣＰ
によってトリガされ、ライトイネーブル信号ＷＥに従っ
て選択的にセット又はリセットされる。上述の反転タイ
ミング信号Ｔマは、この入力ラッチの出力信号に従って
選択的に形成される。

第１図には、第３図の論理機能付メモリのタイミング発
生回路ＴＯの一実施例の回路図が示されている。同図に
は、タイミング発生回路ＴＯのうち、上述のライトイネ
ーブル信号ＷＥを受ける入力ラッチとパルス拡幅回路Ｐ
ＷＥ、　　レベル変換回路ＬＣ及び書き込みパルス発生
回路ＷＰＧが部分的に示されている。タイミング発生回
路ＴＯの他の回路については、この発明と直接関係がな
いので、説明を割愛する。なお、同図において、チャン
ネル（バンクゲート）部に矢印が付加されるＭＯＳＦＥ
ＴはＰチャンネル型であり、矢印の付加されないＮチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔと区別される。

また、図示されるバイポーラ！・ランジスタは、すべて
ＮＰＮ型トランジスタである。

第１図において、論理機能付メモリの図示されない論理
部を介して供給されるライトイネーブル信号ＷＥは、フ
リップフロップ回路ＢＦＩの入力端子りに入力される。

フリップフロップ回路ＢＦ１は、特に制限されないが、
バイポーラトランジスタからなるＥＣＬシリーズゲート
を基本構成とする。フリップフロップ回路ＢＦＩの反転
クロック入力端子Ｃには、論理機能付メモリの図示され
ない論理部を介して供給される反転クロック信号τ丁が
入力される。この反転クロック信号τ丁は、通常ＥＣＬ
レベルのハイレベルとされ、所定の時間間隔をおいて周
期的にロウレベルとされる。フリップフロップ回路ＢＦ
Ｉの非反転出力信号Ｑは、内部制御信号ｗｅとして、タ
イミング発生回路ＴＧの図示されない他のパルス発生回
路に供給される。フリップフロップ回路ＢＦＩの反転出
力信号Ｑは、反転内部制御信号ｗｅとされ、ノアゲート
回路ＢＧＩの一方の入力端子に供給される。ノアゲート
回路ＢＧＩは、上記フリツブフロップ回路ＢＦＩと同様
に、ＥＣＬシリーズゲート回路を基本構成とする。

前述のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥがロウレベルとされるとき読み出し動作モー
ドとされ、またライトイネーブル信号ＷＥがハイレベル
とされるとき書き込み動作モードとされる。ライトイネ
ーブル信号ＷＥは、反転クロック信号ＣＰの立ち下がり
エツジにおいて、フリップフロップ回路ＢＦＩに取り込
まれる。その結果、上記内部制御信号ｗｅ及び反転内部
制御信号ｗｅが選択的にハイレベル又はロウレベルとさ
れ、そのサイクルにおける論理機能付メモリの動作モー
ドが決定される。

反転クロック信号ＣＰは、反転内部クロック信号ｃｐと
して、タイミング発生回路ＴＧの図示されない他の回路
にも供給され、これをもとに上記タイミング信号φｃｐ
等が形成される。

反転クロック信号ＣＰは、パルス拡幅回路ＰＷＥを構成
するトランジスタＴ１のベースに供給され、さらに反転
内部クロック信号ｃｐとして、ター（ミング発生回路Ｔ
Ｇの図示されない他の回路にも供給される。

パルス拡幅回路ＰＷＥは、上記トランジスタＴｌと差動
形態とされるトランジスタＴ２を含む。

トランジスタＴ１及びＴ２のエミッタは共通結合され、
さらにトランジスタＴ３及び抵抗Ｒ３を介して、所定の
電源電圧Ｖｅｓに結合される。トランジスタＴ３及び抵
抗Ｒ３は、差動トランジスタＴ１・Ｔ２に動作電流を供
給する定電流源として機能する。トランジスタＴ１及び
Ｔ２のコレクタは、対応する抵抗Ｒ１及びＲ２を介して
、回路の接地電位にそれぞれ結合される。トランジスタ
Ｔ２のベースには、所定のバイアス電圧Ｖｂｌが供給さ
れる。

これにより、差動トランジスタＴＩ　−Ｔ２は、反転ク
ロック信号ＣＰに対し、上記バイアス電圧Ｖｂｌを論理
スレッシホルトとする電流スイッチ回路として機能する
。すなわぢ、反転クロック信号ＣＰのレベルが、バイア
ス電圧Ｖｂｌよりも高いＥＣＬレベルのハイレベルとさ
れるとき、トランジスタＴＩがオン状態となり、トラン
ジスタＴ２はカントオフ状態となる。このとき、トラン
ジスタＴＩのコレクタ電圧は、トランジスタＴ３を介し
て供給される動作電流値と抵抗Ｒ１によって決まる所定
のＥＣＬレベルのロウレベルとされ、またトランジスタ
Ｔ２のコレクタ電圧は、回路の接地電位のようなＥＣＬ
レベルのハイレベルとされる。一方、反転クロック信号
ＣＰのレベルが、バイアス電圧ｖｂ１よりも低いＥＣＬ
レベルのロウレベルになると、トランジスタＴ１はカッ
トオフ状態となり、代わってトランジスタＴ２がオン状
態となる。このとき、トランジスタＴＩのコレクタ電圧
は、回路の接地電位のようなＥＣＬレベルのハイレベル
とされ、トランジスタＴ２のコレクタ電圧は、トランジ
スタＴ３を介して供給される動作電流値と抵抗Ｒ２によ
って決まる所定のＥＣＬレベルのロウレベルとされる。

トランジスタＴ１のコレクタと回路の接地電位との間に
は、特に制限されないが、抵抗Ｒ１と並列形態にキャパ
シタＣ１が設けられる。また、トランジスタＴ２のコレ
クタと回路の接地電位との間には、抵抗Ｒ２と並列形態
にキャパシタＣ２が設けられる。特に制限されないが、
抵抗Ｒ２には、さらにダイオードＤ１が、そのアノード
を回路の接地電位に結合する形で並列形態に設けられる
。

このうち、キャパシタＣ２は、後述するように、トラン
ジスタＴ２がオン状態に変化するときに比較的ゆっくり
とディスチャージされ、反転クロック信号ＣＰに対する
パルス拡幅回路ＰＷＨの遅延時間ｔｂを決定する。また
、キャパシタＣ１は、トランジスタＴ１がオン状態に変
化するときに比較的ゆワくりとディスチャージされ、パ
ルス拡幅回路ＰＷＥの出力信号すなわち反転内部クロッ
ク信号ｓｅｐのパルス幅ｔｗ２を決定する。ダイオード
Ｄｉは、トランジスタＴ２がオン状態とされるとき、そ
のコレクタ電圧が低くなりすぎないようにクランプする
作用を持つ。

トランジスタＴ１のコレクタ電圧は、トランジスタＴ４
及び抵抗Ｒ４からなるエミッタフォロワ回路を介して、
トランジスタＴ５のベースに供給される。トランジスタ
Ｔ５は、トランジスタＴ６と差動形態とされる。トラン
ジスタ′１゛５及びＴ６の共通結合されたエミッタと回
路の電源電圧Ｖａコとの間には、トランジスタＴ７及び
抵抗Ｒ６からなる定電流源が設けられる。トランジスタ
Ｔ５のコレクタは、上記トランジスタＴ２のコレクタに
共通結合され、トランジスタＴ６のコレクタは、抵抗Ｒ
５を介して回路の接地電位に結合される。

トランジスタＴ６のベースには、上記バイアス電圧Ｖｂ
ｌが供給される。

これにより、差動トランジスタＴ５・Ｔ６は、トランジ
スタＴ４のエミッタ電圧すなわちトランジスタＴ１のコ
レクタ電圧よりトランジスタＴ４のベース・エミッタ電
圧分だけ低くされた内部信号に対して、バイアス電圧ｖ
ｂ１を論理スレッシホルトとする電流スイッチ回路とし
てｔａ能する。

また、トランジスタＴ５は、そのコレクタが上記トラン
ジスタＴ２のコレクタに共通結合されることで、トラン
ジスタＴ　２とともにノア（ＮＯＲ）ゲート回路形態と
される。トランジスタＴ２及びＴ５のコレクタ電圧は、
トランジスタＴ８及び抵抗Ｒ７からなるエミッタフォロ
ワ回路を介して出力され、このパルス拡幅回路ＰＷＥの
出力信号すなわち反転内部クロック信号６Ｃｐとされる
０反転内部クロック信号ｅｃｐは、上述のノアゲート回
路ＢＧＩの他方の入力端子に供給される。

パルス拡幅回路ＰＷＥは、次の動作により、反転クロッ
ク信号ＣＰの立ち下がりに対して所定の遅延時間ｔｂを
持ち、また反転クロック信号ＣＰノハルス＠ｔｗｌより
大きなパルス＠ｔｗ２ｔｒ持つ反転内部クロック信号ｅ
ｃｐを形成する。すなわち、反転クロック信号ＣＰがハ
イレベルとされるとき、前述のように、トランジスタＴ
ｌがオン状態となり、トランジスタＴ２はカットオフ状
態となる。このとき、トランジスタＴｌのコレクタ電圧
は、ＥＣＬレベルのロウレベルとされる。また、トラン
ジスタＴ２のコレクタ電圧は、回路の接地電位のような
ＥＣＬレベルのハイレベルとされ、キャパシタＣ２はデ
ィスチャージされる。

反転クロック信号ＣＰがハイレベルからロウレベルに変
化されると、トランジスタＴ１がカットオフ状態となり
、代わってトランジスタＴ２がオン状態となる。したが
って、トランジスタＴ２のコレクタ電圧は、所定のロウ
レベルに変化しようとする。ところが、トランジスタＴ
２を介して流される動作電流は当初キャパシタｃ２のチ
ャージ電流となることから、そのレベルは徐々にロウレ
ベルに変化する。このため、反転内部クロック信号７７
丁は、反転クロック信号τ丁の立ち下がりに対し、キャ
パシタＣ２の静電容Ｊｌによって決まる所定の遅延時間
ｔｂだけ遅れてロウレベルとされる。トランジスタＴ１
がカットオフ状態となることで、そのコレクタ電圧は回
路の接地電位のようなハ、ｆレベルとされ、トランジス
タＴ５がオン状態となる。トランジスタＴ１のコレクタ
電圧がハイレベルとされることで、キャパシタＣＩがデ
ィスチャージされる。

次−二、反転クロック信号ＣＰが再度ハイレベルとされ
ると、トランジスタＴ１がオン状態となり、トランジス
タＴ２はカットオフ状態となる。これにより、トランジ
スタＴ１のコレクタ電圧はロウレベルに変化しようとす
るが、トランジスタＴ１を介して流される動作電流が当
初キャパシタＣ１のチャージ電流となることから、その
レベルは徐々にロウレベルに変化する。このため、この
間、トランジスタＴ５がオン状態を持続し、反転内部ク
ロック信号ａｃｐは、反転クロック信号ＣＰの立ち上が
り変化に対し、キャパシタＣＩの静電容量によって決ま
る所定の遅延時間ｔｗ２だけ遅れてハイレベルとされる
。言うまでもな（、この遅延時間ｔｗ２は、反転内部ク
ロック信号ｅｃｐのパルス幅を決定する。

ノアゲート回路ＢＧＩの反転出力信号は、反転内部信号
ｗｃ（第２の内部信号〉として、レベル変換回路ＬＣを
構成するＰチャンネルＭＯ５ＦＥＴＱ２のゲートに供給
されるとともに、ＰチャンネルＭＯ５ＦＥＴＱＩ及びＱ
３のソースに供給される。この反転内部信号ｗｃは、通
常ハイレベルとされ、上記反転内部制御信号ｗｅ及び反
転内部クロック信号ｅｃｐがともにロウレベルとされる
とき、選択的にロウレベルとされる。

レベル変換回路ＬＣは、回路の接地電位と電源電圧との
間にトーテムポール形態に設けられる２個のバイポーラ
トランジスタＴ９及びＴＩＯを含む、トランジスタＴ９
のベースと回路の接地電位との間には、上記ＭＯ３ＦＥ
ＴＱ２が設けられ、またトランジスタＴ９のベースと回
路の電源電圧との間には、Ｎチ中ンネルＭＯ５ＦＥＴＱ
Ｉ　２が設けられる。ＭＯ５ＦＥＴＱＩ　２のゲートは
、ＮチャンネルＭＯ３ＦＥＴＱＩ　１のゲートに共通結
合され、さらにそのドレインに結合される。ＭＯ３ＦＥ
ＴＱＩＩのソースは、回路の電源電圧に結合される。ま
た、そのドレインと上記ＭＯ３ＦＥＴＱ２のゲートとの
間には、上記ＭＯ３ＦＥＴＱ１が設けられる。ＭＯ５Ｆ
ＥＴＱＩのゲートには、特に制限されないが、所定のバ
イアス電圧Ｖｂ２が供給される。これにより、ＭＯ３Ｆ
ＥＴＱＩ及びＱｌｌは、ＭＯ５ＦＥＴＱＩ　２が、上記
反転内部信号ｗｃに対して、上記バイアス電圧ｖｂ２に
よって決まる所定の論理スレッシホルトを持つように作
用する。

一方、トランジスタＴＩＯのベースとそのコレフタとの
間には、ＮチャンネルＭＯ３ＦＥＴＱＩ４が設けられる
。また、トランジスタＴＩＯのベースと回路の電源電圧
との間には、ＮチャンネルＭＯ３ＦＥＴＱ１５が設けら
Ｊ’Ｌ６゜ＭＯ，５ＦＥＴＱ１５のゲートは、トランジ
スタＴＩＯのコレクタに共通結合される。ＭＯ５ＦＥＴ
ＱＩ　４のゲートと回路の電源電圧との間には、Ｎチャ
ンネルＭＯ５ＦＥＴＱ１３が設けられる。ＭＯＳＦＥＴ
Ｑ１３は、そのゲートがそのドレインに共通結合される
ことによって、ダイオード形態とされる０Ｍ０３ＦＥＴ
Ｑ１３のドレインと上記ＭＯＳ　Ｆ　ＥＴＱ２のゲート
との間には、上記ＭＯ３ＦＥＴＱ３が設けられる。ＭＯ
３ＦＥＴＱ３のゲートには、所定のバイアス電圧ｖｂ３
が供給される。これにより、ＭＯ３ＦＥＴＱ３及びＱ１
３は、ＭＯ３ＦＥＴＱ１４が、反転内部信号ｗｅに対し
て、バイアス電圧Ｖ、ｂ３によって決まる所定の論理ス
レフシホルトを持つように作用する。

トランジスタＴ９のエミッタ及びトランジスタＴＩＯの
コレクタの共通結合されたノードのレベルは、レベル変
換回路ＬＣの出力信号すなわち内部信号ｍ　ｗ　ｃとし
て、タイミング発生回路ＴＧの書き込みパルス発生回路
ＷＰＧに供給される。

反転内部信号ｗｃが所定のハイレベルとされるとき、Ｍ
Ｏ３ＦＥＴＱ１２及びＱ１４はともにオン状態となり、
ＭＯ３ＦＥＴＱ２はオフ状態となる。これにより、トラ
ンジスタＴ９は、そのベース電流が切断されまたそのベ
ース容量がディスチャージされることでカットオフ状態
となり、トランジスタＴＩＯは、そのコレクタ電位が充
分低下するまでの間ＭＯ３ＦＥＴＱＩ　４を介してベー
ス電流が流されることでオン状態となる。このため、レ
ベル変換回路ＬＣの出力信号すなわち内部信号ｍｗｃは
、はぼ回路の電源電圧のようなＣＭ　ＯＳレベルのロウ
レベルとされる。一方、反転内部信号ｗ　ｃが所定のロ
ウレベルとされると、ＭＯ３ＦＥＴＱ１２及びＱ１４は
オフ状態となり、代わってＭＯ３ＦＥＴＱ２がオン状態
となる。これにより、トランジスタＴ９がオン状態とな
り、トランジスタＴＩＯはオフ状態となる。このため、
レベル変換回路ＬＣの出力信号すなわち内部信号ｍｗＣ
は、回路の接地電位よりトランジスタＴ９のベース・エ
ミッタ電圧分だけ低下されたＣＭＯＳレベルのハイレベ
ルとされる。　　。

書き込みパルス発生回路ＷＰＧは、特に制限されないが
、ノアゲート回路Ｎ０Ｇ１及びＮＯＧ　２が交差接続さ
れてなるフリップフロップ回路ＦＦ１を基本構成とする
。ノアゲート回路Ｎ０Ｇ１及びＮ０Ｇ２を含む書き込み
パルス発生回路ＷＰＧの各回路素子は、そのほとんどが
０ＭＯ３によって構成される。ノアゲート回路Ｎ０Ｇ１
の一方の入力端子は、フリップフロップ回路ＦＦＩのセ
ント入力端子とされ、上記レベル変換回路ＬＣから内部
信号ｍｗｃが供給される。ノアゲート回路Ｎ０Ｇ２の一
方の入力端子は、フリップフロップ回路ＦＦＩのリセン
ト入力端子とされ、インバータ回路Ｎ６の出力信号すな
わちリセット信号ｒｗｐが供給される。ノアゲート回路
Ｎ０Ｇ１の出力信号は、フリップフロップ回路ＦＦＩの
反転出力信号すなわち反転内部信号ｗｐとして、出力ト
ランジスタＴｌｌのベースに供給さ、れる、また、ノア
ゲート回路Ｎ０Ｇ２の出力信号は、フリップフロップ１
ｉｄ）ＦＦ１の非反転出力（８号すなわち内部信号ｗｐ
とし°ζ、インバータ回ｉＮ２の入力端子に供給される
。インバータ回路Ｎ２は、インバータ回路Ｎ３と直列形
態とされ、遅延回路ＤＬＩを構成する。インバータ回路
Ｎ３の出力信号は、ナントゲート回路ＮＡＧｌの第２の
入力端子に供給されるとともに、４個のインバータ回路
Ｎ４〜Ｎ５からなる遅延回路ＤＬ２を経て、上記ナント
ゲート回路ＮＡＧ１の第３の入力端子に供給される。

ナンドゲ−１・回路ＮＡＧＩの第１の入力端子には、上
記内部信号ｍｗｃのインバータ回路Ｎ１による反転信号
が供給される。ナントゲート回路ＮＡＧ１の出力信号は
、インバータ回路Ｎ６を経て、上記リセット信号ｒｗｐ
とされる自 内ｆＲＥｆｆ１号ｍｗｃがＣＭＯＳレベルのロウレベル
とされるとき、インバータ回路Ｎｌの出力信号はハイレ
ベルとなる。したがって、その直前においてフリップフ
ロップ回路ＦＦＩがセット状態とされ内部信号ｗｐがハ
イレベルであると、リセット信号ｒｗｐがハイレベルと
なり、フリップフロップ回路ＦＦＩはリセット信号とさ
れる。

内１ｆｆｉ号ｍＷｃがＣＭＯＳレベルのハイレベルとさ
れると、インパーク回路Ｎ　１の出力信号がロウレベル
となりリセット信号ｒ　ｗ　ｐがロウレベルとされる。

また、内部信号ｍｗｃがハイレベルとされることで、フ
リップフロップ回路ＦＦＩの反転出力信号すなわち反転
内部信号ｗｐがロウレベルとなる。これにより、フリッ
プフロップ回路ＦＦｌの非反転出力信号すなわち内部信
号ｗｐが、ハイレベルとなり、フリップフロシブ回路Ｆ
ＦＩはいわゆるセント状態止される。フリップフロップ
回１ｉｓＦＦＩは、内部信号ｍｗｃがロウレベルに戻さ
れた後も、リセット信号ｒ　ｗ　ｐがハイレベルとされ
るまでセット状態を保持する。

内部信号ｗｐのハイレベルは、遅延回路ＤＬＩ及びＤＬ
２を経て、ナントゲート回路ＮＡＧＩの第２及び第３の
入力端子に伝達される。このとき、内部信号ｍｖｃはロ
ウレベルとされインバータ回路Ｎｌの出力信号はハイレ
ベルとされることから、リセット信号ｒｗｐがハイレベ
ルとなる。このため、フリップフロップ回路ＦＦＩはリ
セント状態とされ、反転内部信号ｗｐはハイレベルとな
り、内部信号ｗｐはロウレベルとなる。これらのことか
ら、フリップフロップ回路ＦＦＩの出力信号すなわち反
転内部信号ｗｐは、レベル変換回路■、Ｃの出力信号す
なわち内部信号バＩＷｃがハイレベルとされることで立
ち下がり、遅延回路ＤＬＩ及びＤＬ２の遅延時間に相当
するパルス幅を持つネガティブパルスとされる。

書き込みパルス発生回路ＷＰＧは、特に制限されないが
、トーテムポール形態とされるバイポーラトランジスタ
Ｔｌｌ及びＴ１２を基本構成とするバイ゛ポーラ・ＣＭ
Ｏ５複合駆動回路を含む、トランジスタＴｌｌのコレク
タは回路の接地電位に結合され、そのベースには上記反
転内部信号ｗｐが供給される。トランジスタＴ１２の工
１−を夕は、回路の電源電圧に結合される。また、トラ
ンジスタＴ１２のベースとそのコレクタとの間にはＮチ
ャンネルＭＯ３ＦＥＴＱＩ　６が設けられ、そのベース
と回路の電源電圧との間にはＮチャンネルＭＯ３ＦＥＴ
ＱＩ　７が設けられる０Ｍ０８ＦＥＴＱ１６のゲートに
は、特に制限され−ないが、レベル変換回路ＬＣの出力
信号すなわち内部信号ｍ　ｗ　ｃが供給される。また、
ＭＯ３ＦＥＴＱＩ　７のゲートは、トランジスタＴ１２
のコレクタに共通結合される。トランジスタＴｌｌのエ
ミッタ及びトランジスタＴ１２のコレクタの共通結合さ
れたノードのレベルは、書き込みパルス発生回路ＷＰＧ
の出力信号すなわち上記反転タイミング信号φＷとされ
る。

内部信号ｍｗｃがロウレベルとされ反転内部信号ｗｐが
ハイレベルとされるとき、トランジスタＴｌｌがオン状
態となり、トランジスタＴ１２は、ＭＯ３ＦＥＴＱ’１
６がオフ状態とされそのベース電流が流されないことで
カットオフ状態となる。

このため、反転タイミング信号φＷは、回路の接地電位
からトランジスタＴｌｌのベース・工＜ツタ電圧分だけ
低（されたＣＭＯＳレベルのハイレベルとされる。内部
信号ｍｗａがハイレベルとされ反転内部信号ｗｐがロウ
レベルとされると、トランジスタＴｌｌはカットオフ状
態となり、代わってトランジスタＴＩ２がオン状態とな
る。このため、反転タイミング信号φＷは、回路の電源
電圧のようなＣＭＯＳレベルのロウレベルとされる。

このようなバイポーラ・ＣＭＯ３複合駆動回路が設けら
れることで、暑き込みパルス発生回路ＷＰＧから出力さ
れる反転タイミング信号７；ｂ駆動能力が拡大される。

第２ｖＩＪには、第１図のタイミング発生回路ＴＧの一
実施例のタイミング図が示されている。同図に従って、
この実施例のタイミング発生回路ＴＧの動作の概要を説
明する。

第２図において、論理機箋付メモリは、反転クロック信
号ＣＰの立ち下がり変化に先立ってライトイネーブル信
号ＷＥがハイレベルとされることで、書き込み動作モー
ドとされる。

タイミング発生回路ＴＧでは、反転クロン□り信号ＣＰ
の立ち下がりエツジにおいてライトイネープル信ｑＷＥ
がハイレベルであることから、フリップフロップ回路Ｂ
ＦＩがセント状態とされ、その反転出力信号Ｑすなわち
反転内部制御信号ｗ６がロウレベルとされる。この反転
内部制御信号ＷＴは、ノアゲート回路Ｎ０Ｇ１によって
、パルス拡幅回路ＰＷＨの出力信号すなわち反転内部ク
ロック信号ｅｃｐと負論理の論理積がとられ、反転内部
信号ｗｃが形成される。前述のように、反転内部クロッ
ク信号ｅｃｐは、反転クロック信号ＣＰに対しキャパシ
タＣ２の静電容量によって決まる所定の遅延時間ｔｂだ
け遅延される。また、反転内部クロック信号ｅｃｐは、
キャパシタＣＩの静電容量によって決まる所定のパルス
幅ｔｗ２を持つように設計される。つまり、上記遅延時
間ｔｂは、フリップフロップ回路ＢＦＩの状態遷移時間
をカバーし、反転タイミング信号φＷの立ち上がりタイ
ミングを設定する。また、上記パルス幅ｔ　ｗ　２４；
ｔ：、レベル変換回路ＬＣによるレベル変換動作を充分
保証しうる時間幅とされる。

反転内部信号ＶＣは、レベル変換回路ＬＣによって反転
され、さらにＣＭＯＳレベルに変換された後、内部信号
ｍ　ｗ　ｃとされる。

書き込みパルス発注回路ＷＰＧでは、内部信号ｍＷｃが
ハイレベルとされることで、まずフリップフロップ回路
ＦＦＩの反転出力信号すなわち反転内部信号ｗｐがロウ
レベルとなり、同時にその非反転出力信号すなわち内部
信号ｗｐがハイレベルとなる。フリップフロップ回路Ｆ
ＦＩは、内部（ｆｉｑｍｗｃがロウレベルに戻された後
も、リセット信号ｒｗｐがハイレベルとされるまでセッ
ト状態を保持する０反転内部信号ｗｐは、バイポーラ・
ＣＭＯ５複合駆動回路を経て、書き込みパルス発生回路
ＷＰＧの出力信号すなわち反転タイミング信号φＷとさ
れる。

内部信号ｗｐがハイレベルとされてから遅延回路ＤＬＬ
の遅延時間ｔｄｌが経過し、さらに遅延回路ＤＬ２の遅
延時間ｔｄ２が経過すると、リセット信号ｒｗｐがハイ
レベルとなる。これにより、フリップフロップ回路ＦＦ
Ｉはリセット信号とさＷはハイレベルとなる。リセット
信号ｒ　ｗ　ｐは、内部信号ｗｐがロウレベルとされて
から遅延回路ＤＬＩの遅延時間ｔａ１が経過すると、ロ
ウレベルに戻される。

以上のように、この実施例の論理機能付メモリの動作は
、反転クロック信号ｃｐに従って同期化される。論理機
能付メモリが書き込み動作モードとされるとき、ライト
アンプＷＡに供給される書き込みパルスすなわち反転タ
イミング信号７７は、ライトイネーブル信号ＷＥを上記
反転クロック信号ε下によって取り込んだ後、論理機能
付メモリのタイミング発生回路ＴＯによって自律的に形
成される０反転クロック信号ＣＰは、ＥＣＬレベルとさ
れ、ＥＣＬ論理回路の動作限界にそった極めて小さなパ
ルス幅を持つものとされる。また、書き込みパルス発生
回路ＷＰＧは、低消費電力化を削減しレイアウト所要面
積を縮小するため、ＣＭＯＳ論理回路によって構成され
る。このため、この実施例の論理＃ＩＡｗＩＡ付メモリ
では、まず反転クロック信号ｃｐをパルス拡幅回路ＰＷ
Ｂに入力し、その立ち下がりを所定の遅延時間ｔｂだけ
遅延させるともに、そのパルス幅をレベル変換回路ＬＣ
のレベル変換動作が安定して行われるようなパルス幅ｔ
ｗ２とする。パルス拡幅回路ＰＷＥの出力信号は、ライ
トイネーブル信号ＷＥに従って形成される内部制御信号
と論理積がとられ、レベル変換回路ＬＣに伝達され、さ
らに書き込みパルス発生回路ＷＰＧに供給される。これ
により、反転クロック信号ＣＰが極めて小さなパルス幅
とされるにもかかわらず、レベル変換回路ＬＣによるレ
ベル変換動作は安定して行われ、タイミング発生回路Ｔ
Ｇの書き込みパルス発生回路ＷＰＧの動作が安定化され
るものである。

以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ５型Ｏ５Ｍを基本構成とするＥＣＬインタフ
ェースの論理機能付メモリ等の半導体集積回路装置に通
用した場合、次のような効果が得られる。すなわち、 （１）極めてパルス幅の小さなりロック信号又はそれに
従って形成される内部信号を、パルス拡幅回路によって
拡幅した後、レベル変換回路に供給することで、レベル
変換回路のレベル変換動作を安定化することができるた
め、上記クロック信号又はそれに従うて形成される内部
信号の信号レベルを、確実に所定の信号レベルに変換で
きるという効果が得られる。

（２）上記（１）項により、例えば論理機能付メモリ等
の書き込みパルス発生回路の動作を安定化し、タイミン
グ条件を満足しうる書き込みパルスを形成できるという
効果が得られる。

（３）上記（１）項及び（２）項により、書き込みパル
ス発生回路を含む論理機能付メモリ等の誤動作を防止し
、その信頼性を高めることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の回路
図において、パルス拡幅回路ＰＷＥは、複数のバイポー
ラゲート回路を直列形態に接続することで、遅延時間ｔ
ｂ及びパルス幅ｔｗ２を決定するものであってもよい。

また、書き込みパルス発生回路ＷＰＧの遅延回路ＤＬＩ
及びＤＬ２を構成するＣＭＯＳインバータ回路の段数は
任意である。ライトイネーブル信号ＷＥや反転クロ７り
信号ＣＰ及び反転タイミング信号φＷ等は、それぞれ論
理条件が反転されるものであってもよい、パルス拡幅回
路ＰＷＥ、　レベル変換回路ＬＣ，ｉｌき込みパルス発
生回路ＷＰＧは、電源電圧の極性を反転できれば、ＮＰ
Ｎ型トランジスタに換えてＰＮＰ型トランジスタを用い
、またＰチャンネルＭＯ５ＦＥＴ及びＮチャンネルＭＯ
３ＦＥＴを入れ換えて構成するができる。第３図のブロ
ック図において、メモリセルはＣＭＯＳにより構成され
るものであってもよいし、メモリアレイＭＡＲＹは複数
のメモリマントにより構成されるものであってもよい、
さらに、第１図に示されるタイミング発生回路ＴＧの具
体的な回路構成や第３図に示される論理ａｍ付メモリの
ブロック構成及び制御信号やタイミング信号の組み合わ
せ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリの
書き込みパルス発生回路に通用した場合について説明し
たが、それに限定されるものではなく、例えば、論理機
能付メモリのクロッ分配回路等にも通用することもでき
る。この場合、例えば反転クロ７り信号ＣＰをパルス拡
幅回路ＰＷＨによって拡幅してレベル変換し、さらにも
とのパルス幅に縮小した後、内部クロック信号として各
回路に分配することができる。これにより、極めてパル
ス幅の小さな反転クロック信号ＣＰをもとに、同様なパ
ルス幅を持つＣＭＯＳレベルの内部クロック信号を得る
ことができる。この発明は、さらにバイポーラ・ＣＭＯ
３型Ｏ３Ｍ単体で用いられるものや論理機能付メモリを
含む各種のディジタル装置等にも通用できる０本発明は
、少なくとも極めて小さいパルス幅の入力信号のレベル
変換処理を必要とする半導体集積回路装置に広く利用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、極めてパルス幅の小さなりロック信号又は
それに従って形成される内部信号を、そのパルス幅をパ
ルス拡幅回路により拡張した後、レベル変換回路に供給
することで、レベル変換回路のレベル変換動作を安定化
し、上記クロック信号又はそれに従って形成される内部
信号の信号レベルを、確実に所定の信号レベルに変換で
きる。これにより、例えば論理機能付メモリ等の書き込
みパルス発生回路の動作を安定化し、書き込みパルス発
生回路を含む論理機能付メモリ等の誤動作を防止して、
その信頼性を高めることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用された論理機能付メモリのタ
イミング発生回路の一実施例を示す回路図、 第２図は、第１図のタイミング発生回路の−実絶倒を示
すタイミング図、 第３図は、第１図のタイミング発生回路を含む論理機能
′付メモリの一実施例を示すブロック図、第４図は、従
来の論理機能付メモリのタイミング発生回路の一例を示
す回路図である。 ＴＧ・・・タイミング発生回路、ＰＷＥ・・・パルス拡
幅回路、ＬＣ・・・レベル変換回路、ＷＰＧ・・・書き
込みパルス発生回路、ＢＦＩ〜ＢＦ２・・・バイポーラ
フリップフロップ回路、ＦＦｌ・・・ＣＭＯＳフリップ
フロップ回路、ＢＤｌ、ＤＬＩ〜ＤＬ２・・・遅延回路
、ＢＧＩ・・・バイポーラノアゲート回路、ＮＡＧｌ・
・・ＣＭＯＳナントゲート回路、Ｎ０ＧＩ〜Ｎ０Ｇ２・
・・ＣＭＯＳノアゲート回路、Ｎ１〜Ｎ６・・・ＣＭＯ
Ｓインバータ回路、Ｑｌ〜Ｑ３・・・ＰチャンネルＭＯ
３ＦＥＴＳＱｌ　１〜Ｑ１７・・・ＮチャンネルＭＯ３
ＦＥＴ、Ｔｌ〜Ｔ１２・・・ＮＰＮ型バイポーラトラン
ジスタ、Ｄｌ・・・ダイオード、０１〜Ｃ２・・・キャ
パシタ、Ｒ１−Ｒ７・・・抵抗。 ＭＡＲＹ・・・メモリアレイ、ＡＤ・・・アドレスデコ
ーダ、ＡＤＢ・・・アドレスデコーダ、ＷＡ・・・ライ
トアンプ、ＲＡ・・・リードアンプ、ＤＩＢ・・・デー
タ入力バヮファ、ＤＯＢ・・・データ出力バッファ。

Claims (1)

1. 【特許請求の範囲】 １、所定の入力信号又はそれに従って形成される第１の
   内部信号を受けそのパルス幅を拡張するパルス拡幅回路
   と、上記パルス拡幅回路の出力信号又はそれに従って形
   成される第２の内部信号を受けその信号レベルを所定の
   信号レベルに変換するレベル変換回路とを具備すること
   を特徴とする半導体集積回路装置。 ２、上記入力信号及び上記パルス拡幅回路の出力信号は
   ＥＣＬレベルとされ、上記レベル変換回路の出力信号は
   ＣＭＯＳレベルとされることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置はバイポーラ・ＣＭＯＳ型
   ＲＡＭを基本構成とする論理機能付メモリであり、上記
   パルス拡幅回路及びレベル変換回路は上記論理機能付メ
   モリのタイミング発生回路に含まれるものであることを
   特徴とする特許請求の範囲第１項又は第２項記載の半導
   体集積回路装置。 ４、上記入力信号はクロック信号であり、上記第２の内
   部信号は別途入力される書き込み制御信号及び上記クロ
   ック信号に従って形成されるものであり、上記レベル変
   換回路の出力信号は上記タイミング発生回路の書き込み
   パルス発生回路に供給されるものであることを特徴とす
   る特許請求の範囲第１項、第２項又は第３項記載の半導
   体集積回路装置。