JPH01179357A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にＩＣ，ＬＳ
Ｉなどの素子を形成する半導体装置の製造方法に関する
。[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device, particularly an IC, an LS
The present invention relates to a method of manufacturing a semiconductor device in which elements such as I are formed.
（従来の技術）
一般に、バイポーラトランジスタの高性能化を図るため
には、ベースシート抵抗を下げ、かつベース幅を薄くす
ることが良いとされている。このため従来この種の半導
体装置を製造するに際しては、ベース不純物導入のため
のイオン注入を、浅い（シャロー）領域と深い（ディー
プ）領域の２回に分けて行うようにしている。(Prior Art) Generally, in order to improve the performance of a bipolar transistor, it is considered that it is better to lower the base sheet resistance and make the base width thinner. For this reason, conventionally, when manufacturing this type of semiconductor device, ion implantation for introducing base impurities is performed in two stages: in a shallow region and in a deep region.
第３図（ａ）乃至（Ｃ）はこの種の従来のイオン注入エ
ミッタ型ｎｐｎ型トランジスタの製造方法を示している
。FIGS. 3A to 3C show a conventional method of manufacturing this type of ion-implanted emitter type npn transistor.
先ず、同図（ａ）されるように、ｎ型シリコン基板４１
にベース電極取出用の外部ベース領域４２を形成すると
ともに、ベース領域形成予定部に比較的高濃度の浅いｐ
型のシャロー領域４３を形成する。次に、同図（ｂ）に
示されるように、ベース領域形成予定部に通常濃度の比
較的深いｐ型のディープ領域４５を形成する。そして、
同図（Ｃ）に示されるように、エミッタ領域形成予定部
にｎ型のエミッタ領域４６を形成する。尚、４４はマス
ク材である。First, as shown in FIG. 4(a), an n-type silicon substrate 41 is
In addition to forming an external base region 42 for taking out the base electrode, a relatively high concentration shallow P layer is formed in the portion where the base region is to be formed.
A shallow region 43 of the mold is formed. Next, as shown in FIG. 3B, a p-type deep region 45 with a relatively deep normal concentration is formed in the portion where the base region is to be formed. and,
As shown in FIG. 4C, an n-type emitter region 46 is formed in the portion where the emitter region is to be formed. Note that 44 is a mask material.
この製造方法によれば、高濃度のシャロー領域４３ａの
存在により、内部ベース４５ａと外部ベース４２との間
のベースシート抵抗を下げることができる。According to this manufacturing method, the base sheet resistance between the internal base 45a and the external base 42 can be lowered due to the presence of the highly concentrated shallow region 43a.
また、シャロー領域４３はエミッタ領域４６よりも浅い
ので、内部ベース不純物分布つまりベース幅の制御をデ
ィープ領域４５へのイオン注入で行うことができ、シャ
ロー領域４３ａのベースシート抵抗とは独立に内部ベー
ス不純物分布を決めることができ、これによりベース幅
を薄くすることができる。Further, since the shallow region 43 is shallower than the emitter region 46, the internal base impurity distribution, that is, the base width can be controlled by ion implantation into the deep region 45, and the internal base impurity distribution can be controlled independently of the base sheet resistance of the shallow region 43a. The impurity distribution can be determined, which allows the base width to be made thinner.
（発明が解決しようとする問題点）
しかしながら、上述のような製造方法では、ベースシャ
ロー領域４３がエミッタ領域４６よりも深くなると、直
流電流増幅率ｈ□やベース幅に影響を及ぼし制御が難し
くなるので、ベースシャロー領域４３をエミッタ領域４
６よりも浅くすることが必要になる。(Problems to be Solved by the Invention) However, in the above-described manufacturing method, when the base shallow region 43 becomes deeper than the emitter region 46, it affects the DC current amplification factor h□ and the base width, making control difficult. Therefore, the base shallow region 43 is connected to the emitter region 4.
It is necessary to make it shallower than 6.
このためエミッタ領域４６のシャロー化を進めようとす
れば、ベースシャロー領域４３をさらに浅くすることが
必要になり、したがってベースシート抵抗を低抵抗に保
持しようとすれば、ベースシャロー領域４３の不純物を
さらに高濃度化することが必要になる。Therefore, in order to make the emitter region 46 shallower, it is necessary to make the base shallow region 43 even shallower. Therefore, in order to maintain the base sheet resistance at a low resistance, impurities in the base shallow region 43 must be made shallower. It is necessary to further increase the concentration.
そして、ベースシャロー領域４３を高濃度化すれば、エ
ミッタ・ベース間の耐圧が低くなるという問題がある。Then, if the base shallow region 43 is highly doped, there is a problem that the breakdown voltage between the emitter and the base becomes low.
そこで、本発明の目的は、上述した従来の技術が有する
問題点を解消し、ベースシート抵抗を低くでき、ベース
幅を薄くでき、かつエミッタ・ベース間の耐圧を良好に
保てる半導体装置の製造方法を提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned problems of the conventional technology, and to manufacture a semiconductor device that can lower the base sheet resistance, reduce the base width, and maintain a good breakdown voltage between the emitter and the base. Our goal is to provide the following.
（問題点を解決するための手段）
上記目的を達成するために、本発明は、半導体基板のベ
ース領域形成予定部に十分高濃度なベースシャロー領域
を形成する工程と、このベースシャロー領域のエミッタ
領域形成予定部に溝部を形成する工程と、この溝部から
不純物を導入して上記ベースシャロー領域よりも深いベ
ースディーブ領域を形成する工程と、前記エミッタ形成
予定部にエミッタ領域を形成する工程とを備えたことを
特徴とするものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a step of forming a base shallow region with a sufficiently high concentration in a portion of a semiconductor substrate where a base region is to be formed, and an emitter of the base shallow region. a step of forming a groove in the region-forming portion; a step of introducing impurities from the groove to form a base deep region deeper than the base shallow region; and a step of forming an emitter region in the emitter-forming portion. It is characterized by the fact that it is equipped with
（作 用）
本発明によれば、ベースシャロー領域に形成した溝部か
ら不純物を導入してペースディープ領域およびエミッタ
領域を形成する。従って、ベースシャロー領域の深さに
影響されずに、ペースディープ領域の不純物分布つまり
ベース幅並びにエミツタ幅を決めることができる。よっ
てベースシャワー領域をある程度深く形成でき、もって
ベースシャロー領域をそれ程高濃度化することなしにベ
ースシート抵抗を低くでき、したがって高濃度化に伴う
エミッタ・ベース間の耐圧低下を防止することができる
ものである。(Function) According to the present invention, impurities are introduced from the groove portion formed in the base shallow region to form the pace deep region and the emitter region. Therefore, the impurity distribution of the pace deep region, that is, the base width and emitter width can be determined without being influenced by the depth of the base shallow region. Therefore, the base shower region can be formed deep to a certain extent, and the base sheet resistance can be lowered without increasing the concentration of the base shallow region to a high degree. Therefore, it is possible to prevent the breakdown voltage between the emitter and the base from decreasing due to high concentration. It is.
（実施例）
以下、本発明による半導体装置の製造方法の一実施例を
第１図および第２図を参照して説明する。(Example) An example of the method for manufacturing a semiconductor device according to the present invention will be described below with reference to FIGS. 1 and 2.
第１図を参照して、ダイレクトイオン注入エミッタ型パ
イボーラド今ンジスタを一例にして説明すると、先ず、
第１図（ａ）に示されるように、ｎ型シリコン基板１１
をマスク材１４でおおい、極めて高濃度なｐ型の不純物
をイオン注入し、ベース電極取出用の非常に高濃度なｐ
型の外部ベース領域１２を形成する。また、ベース領域
形成予定部に高濃度な、例えばボロン等の不純物を注入
し、十分に高濃度なｐ＋型のベースシャロー領域１３を
形成する。Referring to FIG. 1, a direct ion implantation emitter type pieborad transistor will be explained as an example.
As shown in FIG. 1(a), an n-type silicon substrate 11
is covered with a mask material 14, and an extremely highly concentrated p-type impurity is ion-implanted.
Forming the external base region 12 of the mold. Furthermore, a high concentration impurity such as boron is implanted into the portion where the base region is to be formed to form a p+ type base shallow region 13 with a sufficiently high concentration.
次に、第１図（ｂ）に示されるように、ベースシャロー
領域１３内のエミッタ領域形成予定部に溝部１０を形成
する。この溝部１０は、フォトレジストパターン等をマ
スク材１４ａとして、ＲＩＥ法により選択的にエツチン
グして形成し、本実施例では、ｎ型シリコン基板１１に
達しない程度の深さに形成する。Next, as shown in FIG. 1(b), a groove 10 is formed in a portion of the base shallow region 13 where the emitter region is to be formed. This groove 10 is formed by selectively etching by RIE using a photoresist pattern or the like as a mask material 14a, and in this embodiment, it is formed to a depth that does not reach the n-type silicon substrate 11.
次に、第１図（Ｃ）に示されるように、上記マスク材１
４ａをマスクにして、例えばボロン等の、そしてここで
は通常濃度のｐ型の不純物を、溝部１０からイオン注入
して、エミッタ形成予定部下にベースシャロー領域１３
よりも深くなるようにｐ型のペースディープ領域１５を
形成する。Next, as shown in FIG. 1(C), the mask material 1
4a as a mask, ions of p-type impurity such as boron, here at a normal concentration, are implanted from the trench 10 to form a base shallow region 13 below where the emitter is to be formed.
A p-type pace deep region 15 is formed so as to be deeper than the p-type deep region 15.
次に、第１図（ｄ）に示されるように、上記マスク材１
４ａをマスクにして、溝部１０から例えばひ素等のｎ型
不純物をイオン注入し、ペースディープ領域１５上のエ
ミッタ形成予定部にエミッタ領域１６を形成する。Next, as shown in FIG. 1(d), the mask material 1
4a as a mask, an n-type impurity such as arsenic is ion-implanted from the trench 10 to form an emitter region 16 in a portion on the deep space region 15 where an emitter is to be formed.
その後は、第１図（ｅ）に示されるように、層間絶縁膜
１７を形成するとともに、コンタクトホール１８を形成
し、さらにアルミニウム配線１９を形成して、これによ
り主要工程を終了する。Thereafter, as shown in FIG. 1(e), an interlayer insulating film 17 is formed, a contact hole 18 is formed, and an aluminum wiring 19 is further formed, thereby completing the main steps.
次に、第２図を参照して、ポリシリコンエミッタ型バイ
ポーラトランジスタを一例１゛こして説明する。先ず、
上記のイオン注入エミッタ型と同様に、マスク材をマス
クとして、ｎ型シリコン基板２１に非常に高濃度な不純
物を注入してｐ 型の外部ペース領域２２を形成し、さ
らにペース領域形成予定部に十分高濃度な不純物を注入
して、ベースシャロー領域２３を形成する。ここまでの
工程の図示は省略している。Next, referring to FIG. 2, an example of a polysilicon emitter type bipolar transistor will be explained. First of all,
Similar to the ion implantation emitter type described above, impurities are implanted at a very high concentration into the n-type silicon substrate 21 using the mask material as a mask to form the p-type external space region 22, and further into the area where the space region is to be formed. A base shallow region 23 is formed by implanting impurities at a sufficiently high concentration. Illustrations of the steps up to this point have been omitted.
次に、第２図（ａ）に示されるように、シリコン基板２
１の全面にＣＶ Ｄ −Ｓ ｉｏ ２膜２４を形成する
とともに、エミッタ領域形成予定部に溝部２０を形成す
る。この溝部２０は、マスク材２５をマスクとして、Ｒ
ＩＥ法により選択的にエツチングして形成し、本実施例
では、ｎ型シリコン基板２１に達しない程度の深さに形
成する。Next, as shown in FIG. 2(a), the silicon substrate 2
A CVD-S io 2 film 24 is formed on the entire surface of the substrate 1, and a groove 20 is formed in a portion where an emitter region is to be formed. This groove portion 20 is formed by using the mask material 25 as a mask.
It is formed by selective etching using the IE method, and in this embodiment, it is formed to a depth that does not reach the n-type silicon substrate 21.
次に、第２図（ｂ）に示されるように、上記マスク材２
５を除去したのち、ＣＶ Ｄ Ｓ ｉＯ２膜２４をマ
スクとして、溝部２０から不純物をイオン注入し、エミ
ッタ形成予定部下にベースシャロー領域２３よりも深い
ｐ型のペースディープ領域２６を形成する。Next, as shown in FIG. 2(b), the mask material 2
After removing 5, impurity ions are implanted from the trench 20 using the CV D SiO2 film 24 as a mask to form a p-type deep space region 26 deeper than the base shallow region 23 below where the emitter is to be formed.
次に、全面に多結晶シリコン２７を形成するとともに、
これにｎ型の不純物をイオン注入し、さらに、第２図（
Ｃ）に示されるように、多結晶シリコン２７をエミッタ
領域形成予定部に合わせてパターニングする。Next, polycrystalline silicon 27 is formed on the entire surface, and
N-type impurity ions were implanted into this, and further, as shown in Figure 2 (
As shown in C), the polycrystalline silicon 27 is patterned to match the area where the emitter region is to be formed.
その後は、第２図（ｄ）に示されるように、層間絶縁膜
２９を全面に堆積し、熱処理によって層間絶縁膜２９の
形状を平坦にするとともに、溝部２０内の多結晶シリコ
ン２７よりエミッタ形成予定部内へｎ型の不純物を拡散
させ、ペースディープ領域２６上にエミッタ領域２８を
形成する。そして、コンタクトホール３０を形成し、さ
らにアルミニウム配線３１を形成して、これにより主要
工程を終了する。After that, as shown in FIG. 2(d), an interlayer insulating film 29 is deposited on the entire surface, and the shape of the interlayer insulating film 29 is flattened by heat treatment, and an emitter is formed from the polycrystalline silicon 27 in the groove 20. An emitter region 28 is formed on the deep space region 26 by diffusing n-type impurities into the predetermined portion. Then, a contact hole 30 is formed, and an aluminum wiring 31 is further formed, thereby completing the main process.
これらの実施例によれば、ベースシャロー領域内に溝部
を形成し、この溝部から不純物を導入してベースシャロ
ー領域よりも深いペースディープ領域を形成すると共に
、このペースディープ領域上にエミッタ領域を形成する
ことになるので、ベースシャロー領域をある程度深く形
成しても、ペースディープ領域の不純物分布つまりベー
ス幅並びにエミツタ幅に影響を及ぼすことはない。According to these embodiments, a groove is formed in a base shallow region, and impurities are introduced from this groove to form a pace deep region deeper than the base shallow region, and an emitter region is formed on this pace deep region. Therefore, even if the base shallow region is formed to a certain degree of depth, it will not affect the impurity distribution of the pace deep region, that is, the base width and emitter width.
このためベースシャロー領域を高濃度化することなくペ
ースシート抵抗を低くすることができ、したがって高濃
度化に伴うエミッタ・ペース間の耐圧低下を防止するこ
とができる等の効果が得られる。Therefore, the resistance of the paste sheet can be lowered without increasing the concentration in the base shallow region, and therefore, effects such as being able to prevent a drop in the withstand voltage between the emitter and the paste due to the increase in concentration can be obtained.
以上の説明から明らかなように、本発明によれば、ベー
スシャロー領域に溝部を形成し、この溝部から不純物を
導入してベースシャロー領域よりも深いペースディープ
領域を形成し、このペースディープ領域上にエミッタ領
域を形成するようにしているので、ベースシャロー領域
をある程度深く形成でき、もってベースシャロー領域を
高濃度化することなしにベースシート抵抗を低くでき、
したがって高濃度化に伴うエミッタ・ベース間の耐圧低
下を防止することができる。As is clear from the above description, according to the present invention, a groove is formed in the base shallow region, an impurity is introduced from the groove to form a pace deep region deeper than the base shallow region, and the pace deep region is formed on the base shallow region. Since the emitter region is formed in the base region, the base shallow region can be formed deep to some extent, and the base sheet resistance can be lowered without increasing the concentration of the base shallow region.
Therefore, it is possible to prevent a drop in breakdown voltage between the emitter and base due to high concentration.
第１図（ａ）〜（ｅ）は本発明による半導体装置の製造
方法の一実施例を示す工程図、第２図（、ａ）〜（ｄ）
は同地の実施例を示す工程図、第３図（ａ）〜（ｃ）は
従来の半導体装置の製造方法を示す工程図である。
１０．２０・・・溝部、１１．２１・・・ｎ型シリコン
基板、１３．２３・・・ベースシャロー領域、１５゜２
６・・・ペースディープ領域、１６．２８・・・エミッ
タ領域。
出願人代理人 佐 藤 −雄
鷺２図FIGS. 1(a) to (e) are process diagrams showing an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIGS. 2(a) to (d)
3A to 3C are process diagrams showing a conventional method of manufacturing a semiconductor device. 10.20...Groove portion, 11.21...N-type silicon substrate, 13.23...Base shallow region, 15°2
6...Pace deep area, 16.28...Emitter area. Applicant's agent Sato - Male heron 2
Claims (1)
ベースシャロー領域を形成する工程と、このベースシャ
ロー領域のエミッタ領域形成予定部に溝部を形成する工
程と、この溝部から不純物を導入して上記ベースシャロ
ー領域よりも深いベースディーブ領域を形成する工程と
、前記エミッタ領域形成予定部にエミッタ領域を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。1. A step of forming a base shallow region with a sufficiently high concentration in a portion of the semiconductor substrate where a base region is to be formed, a step of forming a groove in a portion of the base shallow region where an emitter region is to be formed, and introducing an impurity from this groove. A method of manufacturing a semiconductor device, comprising the steps of: forming a base deep region deeper than the base shallow region; and forming an emitter region in the portion where the emitter region is to be formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23388A JPH01179357A (en) | 1988-01-04 | 1988-01-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23388A JPH01179357A (en) | 1988-01-04 | 1988-01-04 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179357A true JPH01179357A (en) | 1989-07-17 |
Family
ID=11468249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23388A Pending JPH01179357A (en) | 1988-01-04 | 1988-01-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179357A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340752A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method for forming a bipolar transistor using doped SOG |
| JP2006196914A (en) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | Manufacturing method for integrated circuit |
| US8487631B2 (en) | 2010-01-28 | 2013-07-16 | Panasonic Corporation | Battery module |
-
1988
- 1988-01-04 JP JP23388A patent/JPH01179357A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340752A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method for forming a bipolar transistor using doped SOG |
| JP2006196914A (en) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | Manufacturing method for integrated circuit |
| US8487631B2 (en) | 2010-01-28 | 2013-07-16 | Panasonic Corporation | Battery module |
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