JPH01175725A - 半導体結晶の構造 - Google Patents
半導体結晶の構造Info
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- JPH01175725A JPH01175725A JP33604087A JP33604087A JPH01175725A JP H01175725 A JPH01175725 A JP H01175725A JP 33604087 A JP33604087 A JP 33604087A JP 33604087 A JP33604087 A JP 33604087A JP H01175725 A JPH01175725 A JP H01175725A
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Landscapes
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
半導体結晶の構造に関する。
（従来の技術）
ガリウムひ素（ＧａＡｓ）、インジウム燐（ＩｎＰ）な
どの閃亜鉛鉱型の結晶構造を有するＩＩＬＶ族化合物半
導体は、シリコン（Ｓｉ）よりも電子の移動度が大きく
高速スイッチング素子や高周波増幅素子の材料として用
いられ、また、直接遷移型のバンド構造をしているため
発光素子の材料として用いられている。
どの閃亜鉛鉱型の結晶構造を有するＩＩＬＶ族化合物半
導体は、シリコン（Ｓｉ）よりも電子の移動度が大きく
高速スイッチング素子や高周波増幅素子の材料として用
いられ、また、直接遷移型のバンド構造をしているため
発光素子の材料として用いられている。
例えば、第４図に示すＧａＡｓを用いたショットキー障
壁型電界効果トランジスタ（ＭＥＳＦＥＴ）には、引き
上げ法により成長した結晶から切り出した（１００）面
の半絶縁性のＧａＡｓ基板１４が用いられている。この
場合には基板にイオン注入などの方法でｎ型の動作層２
４を形成し、その上にゲート電極３４、ソース電極４４
、ドレイン電極５４を形成し、さらに５ｉ０２などの絶
縁膜を表面保護膜６４として被着している。
壁型電界効果トランジスタ（ＭＥＳＦＥＴ）には、引き
上げ法により成長した結晶から切り出した（１００）面
の半絶縁性のＧａＡｓ基板１４が用いられている。この
場合には基板にイオン注入などの方法でｎ型の動作層２
４を形成し、その上にゲート電極３４、ソース電極４４
、ドレイン電極５４を形成し、さらに５ｉ０２などの絶
縁膜を表面保護膜６４として被着している。
（発明が解決しようとする問題点）
ＧａＡｓを基板として用いたＧａＡｓ集積回路の基本回
路構成としては、 ＤＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕ
ｐｌｅｄ ＦＥＴＬｏｇｉｃ） 、ＢＦＬ （Ｂｕｆｆ
ｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ） 、５ＣＦＬ （Ｓｏ
ｕｒｃｅＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）などが
あるが、このうちＤＣＦＬ、 ５ＣＦＬではしきい値電
圧の異なったＦＥＴを同一基板上に形成する必要がある
。従来は、しきい値電圧の異なるＦＥＴを同一基板上に
形成するためには、キャリア密度あるいは厚さの異なる
ｎ型チャネルを形成するが、このためには異なるチャネ
ルを形成するための工程が複数回必要であり、工程が煩
雑であるという問題があった。
路構成としては、 ＤＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕ
ｐｌｅｄ ＦＥＴＬｏｇｉｃ） 、ＢＦＬ （Ｂｕｆｆ
ｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ） 、５ＣＦＬ （Ｓｏ
ｕｒｃｅＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）などが
あるが、このうちＤＣＦＬ、 ５ＣＦＬではしきい値電
圧の異なったＦＥＴを同一基板上に形成する必要がある
。従来は、しきい値電圧の異なるＦＥＴを同一基板上に
形成するためには、キャリア密度あるいは厚さの異なる
ｎ型チャネルを形成するが、このためには異なるチャネ
ルを形成するための工程が複数回必要であり、工程が煩
雑であるという問題があった。
従来の技術で示したＧａＡｓＭＥＳＦＥＴの場合には、
ゲート金属とＧａＡｓ基板の熱膨張率の差や、表面保護
膜、オーム性電極などの影響でＧａＡｓに歪が生じる。
ゲート金属とＧａＡｓ基板の熱膨張率の差や、表面保護
膜、オーム性電極などの影響でＧａＡｓに歪が生じる。
ＧａＡｓの様に中心対称性がなく極性を有する結晶にお
いては、この様な歪によって、圧電効果による電荷が誘
起され、ゲート方向によってＭＥＳＦＥＴのしきい値電
圧が異なるという異方性が生じる。これを集積回路に応
用して、単一の濃度と厚みをもつチャ、謬ルで、ゲート
電極の方向を変えることによって、チャネル形成工程を
増やす事なく、２つの異なるしきい値電圧のＦＥＴを同
一基板上に作製するガリウムひ素集積回路が、特開昭６
０−１７６２７６号公報、３４５〜３４７頁に示されて
いる。
いては、この様な歪によって、圧電効果による電荷が誘
起され、ゲート方向によってＭＥＳＦＥＴのしきい値電
圧が異なるという異方性が生じる。これを集積回路に応
用して、単一の濃度と厚みをもつチャ、謬ルで、ゲート
電極の方向を変えることによって、チャネル形成工程を
増やす事なく、２つの異なるしきい値電圧のＦＥＴを同
一基板上に作製するガリウムひ素集積回路が、特開昭６
０−１７６２７６号公報、３４５〜３４７頁に示されて
いる。
ところが、前記の公開特許公報の発明では、２つのしき
い値電圧の差を与える圧電電荷の大きさが、基板に加わ
る歪が一定の場合、基板材料固有の圧電定数によって決
ってしまうため、所望のしきい値電圧を制御して得るこ
とができないという問題があった。
い値電圧の差を与える圧電電荷の大きさが、基板に加わ
る歪が一定の場合、基板材料固有の圧電定数によって決
ってしまうため、所望のしきい値電圧を制御して得るこ
とができないという問題があった。
本発明は、結晶自体の持つ圧電定数の大きさを制御して
、所望の異なるしきい値電圧のＦＥＴを同一のチャネル
で形成する半導体結晶構造を提供する事を目的とする。
、所望の異なるしきい値電圧のＦＥＴを同一のチャネル
で形成する半導体結晶構造を提供する事を目的とする。
（問題点を解決するための手段）
本発明は、基板上に閃亜鉛鉱型結晶を構成するＩＩＬＶ
族化合物半導体のＩＩＩ族原子層とＶ族原子層を交互に
［１００］軸方向に少なくとも１層積層した第一の半導
体層と、該第一の半導体層上にＩＩＩ族原子層とＶ族原
子層を前記第一の半導体層のＩＩＩ族原子層とＶ族原子
層の積層順とは逆の順番で交互に少なくとも１層積層し
た第二の半導体層とから成る４層構造の半導体層を単位
層として、該単位層が少なくとも一層以上周期的に積層
してなり、前記第一の半導体層を構成する原子の層数あ
るいは層厚と前記第二の半導体を構成する原子の層数あ
るいは層厚との比が１以外の任意の数であることを特徴
とする半導体結晶の構造である。
族化合物半導体のＩＩＩ族原子層とＶ族原子層を交互に
［１００］軸方向に少なくとも１層積層した第一の半導
体層と、該第一の半導体層上にＩＩＩ族原子層とＶ族原
子層を前記第一の半導体層のＩＩＩ族原子層とＶ族原子
層の積層順とは逆の順番で交互に少なくとも１層積層し
た第二の半導体層とから成る４層構造の半導体層を単位
層として、該単位層が少なくとも一層以上周期的に積層
してなり、前記第一の半導体層を構成する原子の層数あ
るいは層厚と前記第二の半導体を構成する原子の層数あ
るいは層厚との比が１以外の任意の数であることを特徴
とする半導体結晶の構造である。
（作用）
本発明の原理は、本発明の単位半導体層において、第一
の半導体層の分極は［１１１］方向であり、第二の半導
体層の分極方向（ｉｉｉｌと反対で、単位半導体層内で
分極が、等しい厚さ分は、キャンセルしあい、第一の半
導体層と第二の半導体層の厚さの差に相当する量の分極
が残る事に基づく。従って、極性に基づく圧電分極の量
は第一と第二の半導体層の厚さの比を変えることによっ
て、連続的に制御することができるため、所望のしきい
値電圧差をもつＦＥＴを形成できるようになる。
の半導体層の分極は［１１１］方向であり、第二の半導
体層の分極方向（ｉｉｉｌと反対で、単位半導体層内で
分極が、等しい厚さ分は、キャンセルしあい、第一の半
導体層と第二の半導体層の厚さの差に相当する量の分極
が残る事に基づく。従って、極性に基づく圧電分極の量
は第一と第二の半導体層の厚さの比を変えることによっ
て、連続的に制御することができるため、所望のしきい
値電圧差をもつＦＥＴを形成できるようになる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図はＧａＡｓＭＥＳＦＥＴ用基板における本発明の
第一の実施例の結晶構造の断面図である。
第一の実施例の結晶構造の断面図である。
第１図の結晶構造は、例えば、次のようにして成長した
。シャッターの開閉による分子線フラックス制御機構を
有する分子線エピタキシー（ＭＢＥ）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度６５０°
Ｃに保った半絶縁性（１００）ＧａＡｓ基板１１上にＧ
ａのフラックスを１原子層分だけ照射する。続いて、Ｇ
ａのフラックスをシャッターで止め、Ａｓのフラックス
を１原子層分だけ照射する。これを繰り返す事によりＧ
ａＡｓを１層づつ制御して成長する原子層エピタキシー
（ＡＬＥ）が可能であり、ＡＬＥにより２０層のＧａ−
Ａｓの順に並んだ層よりなる第一のＧａＡｓ層２１と、
さらに連続的にＧｅのフラックスを４層分照射して成長
した第一のＧｅ層３１と、さらに連続的に第一の半導体
層２１と同様にして成長した１０層のＡｓ−Ｇａの順に
並んだ第二のＧａＡｓ層４１と、さらに連続的に成長し
た４原子層分の第二のＧｅ層５１の４層よりなる計３８
原子層の単位半導体層６１が、７０層分積層しである。
。シャッターの開閉による分子線フラックス制御機構を
有する分子線エピタキシー（ＭＢＥ）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度６５０°
Ｃに保った半絶縁性（１００）ＧａＡｓ基板１１上にＧ
ａのフラックスを１原子層分だけ照射する。続いて、Ｇ
ａのフラックスをシャッターで止め、Ａｓのフラックス
を１原子層分だけ照射する。これを繰り返す事によりＧ
ａＡｓを１層づつ制御して成長する原子層エピタキシー
（ＡＬＥ）が可能であり、ＡＬＥにより２０層のＧａ−
Ａｓの順に並んだ層よりなる第一のＧａＡｓ層２１と、
さらに連続的にＧｅのフラックスを４層分照射して成長
した第一のＧｅ層３１と、さらに連続的に第一の半導体
層２１と同様にして成長した１０層のＡｓ−Ｇａの順に
並んだ第二のＧａＡｓ層４１と、さらに連続的に成長し
た４原子層分の第二のＧｅ層５１の４層よりなる計３８
原子層の単位半導体層６１が、７０層分積層しである。
この単位半導体層において、［１１月軸方向に引っ張り
応力が加わった場合、第一のＧａＡｓ層の分極は（ｉｉ
ｉ１方向であり、第二のＧａＡｓ層の分極方向［１１１
］と反対で、単位半導体層内で分極のＧａＡｓ１０層分
だけキャンセルされる。従って、本発明の第一の実施例
の場合、従来の分極方向が揃った同じ厚さのＧａＡｓ（
但し、Ｇｅの厚みは無視できるとする）に較べて歪によ
り生じる分極の大きさ、即ち、圧電電荷はキャンセルさ
れた分の厚みだけ減少し３分の１となる。
応力が加わった場合、第一のＧａＡｓ層の分極は（ｉｉ
ｉ１方向であり、第二のＧａＡｓ層の分極方向［１１１
］と反対で、単位半導体層内で分極のＧａＡｓ１０層分
だけキャンセルされる。従って、本発明の第一の実施例
の場合、従来の分極方向が揃った同じ厚さのＧａＡｓ（
但し、Ｇｅの厚みは無視できるとする）に較べて歪によ
り生じる分極の大きさ、即ち、圧電電荷はキャンセルさ
れた分の厚みだけ減少し３分の１となる。
また、第一のＧａＡｓ層２１上に第二のＧａＡｓ層４１
を成長するのは困難であるため、第一のＧｅ層３１と第
二のＧｅ層５１を設けた。従って、Ｇｅ層の積層数は少
なくてよい。少数積層する場合には、格子の整合性を考
慮する必要がないため、Ｇｅ以外の■族原子も可能であ
る。また、積層数は偶数の方が効果が大きい。というの
は、奇数層では、第一のＧａＡｓ層と第二のＧａＡｓ層
のＧａとＡｓの周期、従って結晶層の極性が同じとなり
、第一のＧａＡｓ層の数層がＧｅに置き変っただけとみ
ることができるのに対し、偶数層では第一のＧａＡｓ層
と第二のＧａＡｓ層のＧａとＡｓの周期が逆になるから
である。
を成長するのは困難であるため、第一のＧｅ層３１と第
二のＧｅ層５１を設けた。従って、Ｇｅ層の積層数は少
なくてよい。少数積層する場合には、格子の整合性を考
慮する必要がないため、Ｇｅ以外の■族原子も可能であ
る。また、積層数は偶数の方が効果が大きい。というの
は、奇数層では、第一のＧａＡｓ層と第二のＧａＡｓ層
のＧａとＡｓの周期、従って結晶層の極性が同じとなり
、第一のＧａＡｓ層の数層がＧｅに置き変っただけとみ
ることができるのに対し、偶数層では第一のＧａＡｓ層
と第二のＧａＡｓ層のＧａとＡｓの周期が逆になるから
である。
更に、第一、第二の半導体層として、ＧａＡｓ層以外の
例えばＩｎＰ層、ＩｎＡｓ ５ＧａＰ 、 ＩｎＧａＡ
ｓ、ＩｎＧａＡｓＰを用いることができる。例えば、Ｉ
ｎＧａＡｓ等の３元化合物の場合ＩＩＩ族元素であるＩ
ｎ、Ｇａの比をＧａ単独のフラックスのかわりに所望の
７ラツクス比で被着させればよい。この場合にも上記の
Ｇｅ層と同様の働きをする■族原子層を設けることが可
能である。
例えばＩｎＰ層、ＩｎＡｓ ５ＧａＰ 、 ＩｎＧａＡ
ｓ、ＩｎＧａＡｓＰを用いることができる。例えば、Ｉ
ｎＧａＡｓ等の３元化合物の場合ＩＩＩ族元素であるＩ
ｎ、Ｇａの比をＧａ単独のフラックスのかわりに所望の
７ラツクス比で被着させればよい。この場合にも上記の
Ｇｅ層と同様の働きをする■族原子層を設けることが可
能である。
第２図は、本発明の結晶構造をＧａＡｓＭＥＳＦＥＴに
用いた一例の断面図である。ＧａＡｓ（１００）基板１
２の上に上記の結晶構造２２があり、その表面には不純
物ドーピングにより形成した厚み０．１ｐｍ、濃度２Ｘ
１０１７ｃｍ’の動作層３２があり、その上にゲート電
極４２、ソース電極５２、ドレイン電極６２が設けられ
ている。ＭＥＳＦＥＴの表面は厚み１１１ｍのＳｉＯ２
表面保護膜７２で覆われている。ゲート長０．５ｐｍの
ＭＥＳＦＥＴを、従来のように（１００）基板上に第２
図と同じ条件で製作した場合、発明者の実験によれば、
４１０＞方向のＦＥＴと＜１ｉｏ＞方向の互いにゲート
方向が直交するＦＥＴのしきい値電圧が４８０ｍＶ異な
るというＦＥＴ特性の異方性が観察された。一方で、実
施例で示した場合にはしきい値電圧の差は、１５０ｍＶ
となった。
用いた一例の断面図である。ＧａＡｓ（１００）基板１
２の上に上記の結晶構造２２があり、その表面には不純
物ドーピングにより形成した厚み０．１ｐｍ、濃度２Ｘ
１０１７ｃｍ’の動作層３２があり、その上にゲート電
極４２、ソース電極５２、ドレイン電極６２が設けられ
ている。ＭＥＳＦＥＴの表面は厚み１１１ｍのＳｉＯ２
表面保護膜７２で覆われている。ゲート長０．５ｐｍの
ＭＥＳＦＥＴを、従来のように（１００）基板上に第２
図と同じ条件で製作した場合、発明者の実験によれば、
４１０＞方向のＦＥＴと＜１ｉｏ＞方向の互いにゲート
方向が直交するＦＥＴのしきい値電圧が４８０ｍＶ異な
るというＦＥＴ特性の異方性が観察された。一方で、実
施例で示した場合にはしきい値電圧の差は、１５０ｍＶ
となった。
第３図はＧａＡｓＭＥＳＦＥＴ用基板における本発開基
板二の実施例の結晶構造の断面図である。
板二の実施例の結晶構造の断面図である。
第３図の結晶構造は、例えば、次のようにして成長した
。シャッターの開閉による分子線フラックス制御機構を
有する分子線エピタキシー（ＭＢＥ）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度６５０°
Ｃに保った半絶縁性（１００）ＧａＡｓ基板１１上にＧ
ａのフラックスを１原子層分だけ照射する。続いて、Ｇ
ａのフラックスをシャッターで止め、Ａｓのフラックス
を１原子層分だけ照射する。これを繰り返す事によりＧ
ａＡｓを１層づつ制御して成長する原子層エピタキシー
（ＡＬＥ）が可能であり、ＡＬＥにより２０層のＡｓ−
Ｇａの順に並んだ層よりなる第一のＧａＡｓ層２３と、
さらに連続的にＧｅのフラックスを４層分照射して成長
した第一のＧｅ層３３と、さらに連続的に第一の半導体
層２３と同様にして成長した１０層のＧａ−Ａｓの順に
並んだ第二のＧａＡｓ層４３と、さらに連続的に成長し
た４原子層分の第二のＧｅ層５３の４層よりなる計３８
の原子層の単位半導体層６３が、７０層分積層しである
。この単位半導体層において、［１１１］軸方向に引っ
張り応力が加わった場合、第一のＧａＡｓ層の分極は［
１１１］方向であり、第二のＧａＡｓ層の分極方向山ｉ
］と反対で、単位半導体層内で分極がＧａＡｓ１Ｏ層分
だけキャンセルされる。従って、本発明の第二の実施例
の場合、従来の分極方向が揃った同じ厚さのＧａＡｓ（
但し、Ｇｅの厚みは無視できるとする）に較べて歪によ
り生じる分極の大きさ、即ち、圧電電荷はキャンセルさ
れた分の厚みだけ減少し３分の１となる。
。シャッターの開閉による分子線フラックス制御機構を
有する分子線エピタキシー（ＭＢＥ）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度６５０°
Ｃに保った半絶縁性（１００）ＧａＡｓ基板１１上にＧ
ａのフラックスを１原子層分だけ照射する。続いて、Ｇ
ａのフラックスをシャッターで止め、Ａｓのフラックス
を１原子層分だけ照射する。これを繰り返す事によりＧ
ａＡｓを１層づつ制御して成長する原子層エピタキシー
（ＡＬＥ）が可能であり、ＡＬＥにより２０層のＡｓ−
Ｇａの順に並んだ層よりなる第一のＧａＡｓ層２３と、
さらに連続的にＧｅのフラックスを４層分照射して成長
した第一のＧｅ層３３と、さらに連続的に第一の半導体
層２３と同様にして成長した１０層のＧａ−Ａｓの順に
並んだ第二のＧａＡｓ層４３と、さらに連続的に成長し
た４原子層分の第二のＧｅ層５３の４層よりなる計３８
の原子層の単位半導体層６３が、７０層分積層しである
。この単位半導体層において、［１１１］軸方向に引っ
張り応力が加わった場合、第一のＧａＡｓ層の分極は［
１１１］方向であり、第二のＧａＡｓ層の分極方向山ｉ
］と反対で、単位半導体層内で分極がＧａＡｓ１Ｏ層分
だけキャンセルされる。従って、本発明の第二の実施例
の場合、従来の分極方向が揃った同じ厚さのＧａＡｓ（
但し、Ｇｅの厚みは無視できるとする）に較べて歪によ
り生じる分極の大きさ、即ち、圧電電荷はキャンセルさ
れた分の厚みだけ減少し３分の１となる。
上記の場合、ＧａＡｓ（１００）基板に積層したＧａ原
子層、Ａｓ原子層、Ｇｅ原子層の積層構造例を示したが
、ＧａＡｓ（１００）基板の代わりに、Ｇｅ（１００）
基板を用いる事も可能である。また、格子定数がほぼ等
しいエピタキシャル成長の可能なあらゆる極性結晶（Ｉ
ｎＰ等）において、極性に基づく特性の異方性を制御し
て応用する事が実現できる。また、本発明の結晶構造は
、実施例で示したＧａＡｓＭＥＳＦＥＴ以外のへテロバ
イポーラトランジスタ（ＨＢＴ）やレーザーダイオード
などあらゆる化合物半導体素子に用いる事によって、歪
による特性変調に効果があり、応用分野が広い。
子層、Ａｓ原子層、Ｇｅ原子層の積層構造例を示したが
、ＧａＡｓ（１００）基板の代わりに、Ｇｅ（１００）
基板を用いる事も可能である。また、格子定数がほぼ等
しいエピタキシャル成長の可能なあらゆる極性結晶（Ｉ
ｎＰ等）において、極性に基づく特性の異方性を制御し
て応用する事が実現できる。また、本発明の結晶構造は
、実施例で示したＧａＡｓＭＥＳＦＥＴ以外のへテロバ
イポーラトランジスタ（ＨＢＴ）やレーザーダイオード
などあらゆる化合物半導体素子に用いる事によって、歪
による特性変調に効果があり、応用分野が広い。
（発明の効果）
以上の説明から明らかなように、本発明によれば極性に
基づく特性の異方性の大きさを制御し、例えば、ＧａＡ
ｓＭＥＳＦＥＴの歪により生じた圧電効果のもたらすし
きい値電圧のゲート方向による違いを用いて２種類のし
きい値電圧を得る集積回路において、連続的にしきい値
電圧の差を制御できるため、歪を応用したＦＥＴ ｔ、
きい値設針の自由度が向上する効果を有する。
基づく特性の異方性の大きさを制御し、例えば、ＧａＡ
ｓＭＥＳＦＥＴの歪により生じた圧電効果のもたらすし
きい値電圧のゲート方向による違いを用いて２種類のし
きい値電圧を得る集積回路において、連続的にしきい値
電圧の差を制御できるため、歪を応用したＦＥＴ ｔ、
きい値設針の自由度が向上する効果を有する。
第１図はＧａＡｓにおける本発明の第一の実施例を示す
結晶構造の断面図、第２図は本発明の実施例をＧａＡｓ
ＭＥＳＦＥＴに用い〃、時のＦＥＴの断面図、第３図は
本発明の第二の実施例を示す結晶構造の断面図、第４図
は従来のＧａＡｓＭＥＳＦＥＴを示す断面図である。 １１、１２．１３・・・半絶縁性ＧａＡｓ（１００）基
板１４・・・半絶縁性ＧａＡｓ（１００）基板２１、２
３−・・第一のＧａＡｓ層 ３１．３３・・・第一のＧｅ層 ４１、４３−・・第二のＧａＡｓ層 ５１、５３・・・第二のＧｅ層 ６１、６３・・・単位半導体層 ２２・・・本発明の結晶構造 ３２、２４・・・ｎ型動作層 ４２、３４・・・ゲート電極 ５２．４４・・・ソース電極 ６２、５４・・・ドレイン電極 ７２、６４：・・５１０２保護膜
結晶構造の断面図、第２図は本発明の実施例をＧａＡｓ
ＭＥＳＦＥＴに用い〃、時のＦＥＴの断面図、第３図は
本発明の第二の実施例を示す結晶構造の断面図、第４図
は従来のＧａＡｓＭＥＳＦＥＴを示す断面図である。 １１、１２．１３・・・半絶縁性ＧａＡｓ（１００）基
板１４・・・半絶縁性ＧａＡｓ（１００）基板２１、２
３−・・第一のＧａＡｓ層 ３１．３３・・・第一のＧｅ層 ４１、４３−・・第二のＧａＡｓ層 ５１、５３・・・第二のＧｅ層 ６１、６３・・・単位半導体層 ２２・・・本発明の結晶構造 ３２、２４・・・ｎ型動作層 ４２、３４・・・ゲート電極 ５２．４４・・・ソース電極 ６２、５４・・・ドレイン電極 ７２、６４：・・５１０２保護膜
Claims (1)
- 基板上に閃亜鉛鉱型結晶を構成するIII−Ｖ族化合物
半導体のIII族原子層とＶ族原子層を交互に［１００］
軸方向に少なくとも１層積層した第一の半導体層と、該
第一の半導体層上にIII族原子層とＶ族原子層を前記第
一の半導体層のIII族原子層とＶ族原子層の積層順とは
逆の順番で交互に少なくとも１層積層した第二の半導体
層とから成る半導体層を単位層として、該単位層が少な
くとも一層以上周期的に積層してなり、前記第一の半導
体層を構成する原子の層数あるいは層厚と前記第二の半
導体を構成する原子の層数あるいは層厚との比が１以外
の任意の数であることを特徴とする半導体結晶の構造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604087A JPH0748476B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
| DE3885436T DE3885436T2 (de) | 1987-12-29 | 1988-12-29 | Halbleiterkristallstruktur und deren Herstellungsverfahren. |
| US07/291,646 US4980750A (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal |
| EP88312391A EP0323249B1 (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal structure and a process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604087A JPH0748476B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175725A true JPH01175725A (ja) | 1989-07-12 |
| JPH0748476B2 JPH0748476B2 (ja) | 1995-05-24 |
Family
ID=18295083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33604087A Expired - Lifetime JPH0748476B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748476B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082212A (ko) * | 2002-04-17 | 2003-10-22 | 조규형 | 이중 벽체형 조리 용기 |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
-
1987
- 1987-12-29 JP JP33604087A patent/JPH0748476B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082212A (ko) * | 2002-04-17 | 2003-10-22 | 조규형 | 이중 벽체형 조리 용기 |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
| US9437613B2 (en) | 2014-12-22 | 2016-09-06 | International Business Machines Corporation | Multiple VT in III-V FETs |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748476B2 (ja) | 1995-05-24 |
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