JPH01175258A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
- Publication number
- JPH01175258A JPH01175258A JP33223787A JP33223787A JPH01175258A JP H01175258 A JPH01175258 A JP H01175258A JP 33223787 A JP33223787 A JP 33223787A JP 33223787 A JP33223787 A JP 33223787A JP H01175258 A JPH01175258 A JP H01175258A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- gradient
- region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000000694 effects Effects 0.000 abstract description 13
- 238000009826 distribution Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 239000002784 hot electron Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 108010044665 pregnancy-specific beta-1-glycoprotein 12 Proteins 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＯＳ ＦＥＴに関し、
チャネル領域の濃度分布を変えることなく、ホットキャ
リア効果を抑制することを目的とし、基板に形成された
ソース領域およびドレイン領域と、該両領域に挟まれた
チャネル領域と、絶縁膜を介してチャネル領域に対向す
るゲート電極と、を備えたＭＯＳ ＦＥＴにおいて、
前記ゲート電極を、第１のゲート電極と、該第１のゲー
ト電極のソース側およびドレイン側に隣接する第２のゲ
ート電極と、により構成し、該第２のゲート電極は、第
Ｉのゲート電極よりもソース領域およびドレイン領域に
対する仕事関数差の絶対値が小さくなるように構成して
いる。
リア効果を抑制することを目的とし、基板に形成された
ソース領域およびドレイン領域と、該両領域に挟まれた
チャネル領域と、絶縁膜を介してチャネル領域に対向す
るゲート電極と、を備えたＭＯＳ ＦＥＴにおいて、
前記ゲート電極を、第１のゲート電極と、該第１のゲー
ト電極のソース側およびドレイン側に隣接する第２のゲ
ート電極と、により構成し、該第２のゲート電極は、第
Ｉのゲート電極よりもソース領域およびドレイン領域に
対する仕事関数差の絶対値が小さくなるように構成して
いる。
本発明は、ＭＯＳ ＦＥ、Ｔに関し、詳しくは、ゲー
ト電極の基板に対する仕事関数をチャネル長方向に変化
させ、チャネル長方向のしきい値に勾配を持たせたＭＯ
Ｓ ＦＥＴに関する。
ト電極の基板に対する仕事関数をチャネル長方向に変化
させ、チャネル長方向のしきい値に勾配を持たせたＭＯ
Ｓ ＦＥＴに関する。
近年、ＬＳＩ等の集積度はますます高まる傾向にあり、
このため、ＬＳＩ等を構成する各素子の寸法には一段と
微細なものが要求される。一般に、ＭＯＳ ＦＥＴｌ
−ランジスクは、バイポーラトランジスタに比べてプロ
セスが簡単、エビ層や分離層を必ずしも必要としないな
どの特長から高集積化に適している。
このため、ＬＳＩ等を構成する各素子の寸法には一段と
微細なものが要求される。一般に、ＭＯＳ ＦＥＴｌ
−ランジスクは、バイポーラトランジスタに比べてプロ
セスが簡単、エビ層や分離層を必ずしも必要としないな
どの特長から高集積化に適している。
ところで、ＭＯＳ ＦＥＴを比例縮小則で微細化して
いくと、ゲート長が短くなるとともに、ソース・ドレイ
ン領域の拡散層が浅く、また、基板濃度が増大する方向
に変化していわゆるホ・ノトエレクトロン不安定性（ｈ
ｏｔ ｅｌｅｃｔｒｏｎ １ｎｓｔａｂｉｌｉｔｙ）が
顕在化する。
いくと、ゲート長が短くなるとともに、ソース・ドレイ
ン領域の拡散層が浅く、また、基板濃度が増大する方向
に変化していわゆるホ・ノトエレクトロン不安定性（ｈ
ｏｔ ｅｌｅｃｔｒｏｎ １ｎｓｔａｂｉｌｉｔｙ）が
顕在化する。
ホットエレクトロン不安定性は、例えばｎチャネルＭＯ
Ｓ ＦＥＴを例にとると、飽和動作状態において、電
子がチャネルを流れる際に、ドレーン電界が充分に高い
とドレーン領域近傍の空乏層内で電離性衝突（ｉｍｐａ
ｃｔ １ｏｎｉｚａｔｉｏｎ）が起こり、電子・正孔対
が発生する。発生した電子のうち５ｉｓｉｏｚボ゛テン
シヤル障壁（〜３，１ｅＶ）を超えるだけの充分なエネ
ルギーをもった電子がいわゆるホットエレクトロン（ｎ
チャネルＭＯＳＦＥＴの場合は、ホットホール）となり
、ゲート酸化膜中に注入される。注入された電子（ｎチ
ャネルＭＯＳ ＦＥＴの場合は正孔）の一部は、酸化
膜内に捕獲されて負電荷として働くので正方向のしきい
値ｖｔｈ変動や、相互コンダクタンスｇｍ（ゲート電圧
に対するソース・ドレイン電流特性）の劣化などの信頼
性の低下を招く。このような信頼性上の影響はホットキ
ャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）
と呼ばれ、高集積化の要求に応えるための解決すべき課
題となる。
Ｓ ＦＥＴを例にとると、飽和動作状態において、電
子がチャネルを流れる際に、ドレーン電界が充分に高い
とドレーン領域近傍の空乏層内で電離性衝突（ｉｍｐａ
ｃｔ １ｏｎｉｚａｔｉｏｎ）が起こり、電子・正孔対
が発生する。発生した電子のうち５ｉｓｉｏｚボ゛テン
シヤル障壁（〜３，１ｅＶ）を超えるだけの充分なエネ
ルギーをもった電子がいわゆるホットエレクトロン（ｎ
チャネルＭＯＳＦＥＴの場合は、ホットホール）となり
、ゲート酸化膜中に注入される。注入された電子（ｎチ
ャネルＭＯＳ ＦＥＴの場合は正孔）の一部は、酸化
膜内に捕獲されて負電荷として働くので正方向のしきい
値ｖｔｈ変動や、相互コンダクタンスｇｍ（ゲート電圧
に対するソース・ドレイン電流特性）の劣化などの信頼
性の低下を招く。このような信頼性上の影響はホットキ
ャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）
と呼ばれ、高集積化の要求に応えるための解決すべき課
題となる。
従来のホットキャリア効果に対処したＭＯＳＦＥＴとし
ては、例えば、チャネル領域の両側、すなわちソースお
よびドレイン近傍に一対のｎ−層を形成したいわゆるＬ
Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造のＭＯＳ ＦＥＴが知られている。
ては、例えば、チャネル領域の両側、すなわちソースお
よびドレイン近傍に一対のｎ−層を形成したいわゆるＬ
Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造のＭＯＳ ＦＥＴが知られている。
この構造によれば、ｎ−層によってソースおよびドレイ
ン近傍の電界強度が弱められ、ホットキャリアの発生が
押さえられるので、ホットキャリア効果を回避して微細
なＭＯＳ ＦＥＴを製作することができる。
ン近傍の電界強度が弱められ、ホットキャリアの発生が
押さえられるので、ホットキャリア効果を回避して微細
なＭＯＳ ＦＥＴを製作することができる。
第２図は従来のＭＯＳ ＦＥＴを模式化した図であり
、低濃度のｎ−層を抵抗Ｒｓ、Ｒｄとして表わしている
。すなわち、ソースおよびドレイン近傍における電界強
度は、抵抗ＲＳ ％ Ｒｄによって低められ、ホットキ
ャリアの発生が抑えられる。
、低濃度のｎ−層を抵抗Ｒｓ、Ｒｄとして表わしている
。すなわち、ソースおよびドレイン近傍における電界強
度は、抵抗ＲＳ ％ Ｒｄによって低められ、ホットキ
ャリアの発生が抑えられる。
しかし、このような従来のＭＯＳ ＦＥＴにあっては
、発生するホットエレクトロンの総量を抑えることがで
きるものの、完全に抑制するには至らず、また、ｎ−層
上部には通常、酸化膜が配設されていることから、微少
に発生するホットエレクトロンがこの酸化膜中に蓄積さ
れることとなる。
、発生するホットエレクトロンの総量を抑えることがで
きるものの、完全に抑制するには至らず、また、ｎ−層
上部には通常、酸化膜が配設されていることから、微少
に発生するホットエレクトロンがこの酸化膜中に蓄積さ
れることとなる。
その結果、蓄積量の増大に伴って大きな値となる蓄積電
荷により、ｎ−層が空乏化され、動作時間（ストレス時
間）の増大とともに、相互コンダクタンスｇｍが大きく
劣化するといった問題点があった。このよう′な問題点
は、ｎ−層をもつＬＤＤ構造特有のものであることから
ｒＬＤＤ固有の劣化モード」と呼ばれている。
荷により、ｎ−層が空乏化され、動作時間（ストレス時
間）の増大とともに、相互コンダクタンスｇｍが大きく
劣化するといった問題点があった。このよう′な問題点
は、ｎ−層をもつＬＤＤ構造特有のものであることから
ｒＬＤＤ固有の劣化モード」と呼ばれている。
なお、上記ｒＬＤＤ固有の劣化モード」を解決するため
に、第３図にその模式図を示すような構造のＭＯＳ
ＦＥＴが提案されている。すなわち、ｎ−層の上部にあ
る絶縁膜に電荷が蓄積しても、これに打ち勝つだけの影
響（すなわち、電界）を及ぼし得る新たなゲート電極に
よって絶縁膜を覆った構造のものである。この構造によ
れば、わずかなホットエレクトロンが発生してこれが蓄
積されても、新たなゲートからの電界によって蓄積され
たホットエレクトロンの電荷を打ち消すことができ、ホ
ットキャリア効果をほぼ完全に抑制してｒＬＤＤ固有の
劣化モード」を解決することができる。
に、第３図にその模式図を示すような構造のＭＯＳ
ＦＥＴが提案されている。すなわち、ｎ−層の上部にあ
る絶縁膜に電荷が蓄積しても、これに打ち勝つだけの影
響（すなわち、電界）を及ぼし得る新たなゲート電極に
よって絶縁膜を覆った構造のものである。この構造によ
れば、わずかなホットエレクトロンが発生してこれが蓄
積されても、新たなゲートからの電界によって蓄積され
たホットエレクトロンの電荷を打ち消すことができ、ホ
ットキャリア効果をほぼ完全に抑制してｒＬＤＤ固有の
劣化モード」を解決することができる。
しかしながら、このような構造のＭＯＳ ＦＥＴにあ
っては、（Ｉ）ｎ−層を作り込むための工程を要する。
っては、（Ｉ）ｎ−層を作り込むための工程を要する。
（ＩＩ） ｎ−層の上部を覆う新たなゲート電極を形成
しなければならない。（Ｉ［Ｉ）実効的なゲート長はチ
ャネル領域で決まり、微細化が困難、などの各種問題点
があった。すなわち、プロセスが複雑になる、新たなゲ
ート電極の形成に高度な制御性を要するといった点で改
善の余地がある。
しなければならない。（Ｉ［Ｉ）実効的なゲート長はチ
ャネル領域で決まり、微細化が困難、などの各種問題点
があった。すなわち、プロセスが複雑になる、新たなゲ
ート電極の形成に高度な制御性を要するといった点で改
善の余地がある。
そこで本発明は、上述した従来の方法は何れも濃度分布
を変えてしきい値ｖｔｈに勾配を持たせていること、お
よびｖｔｈを決定する要素としては、濃度分布の他に基
板に対するゲート材料の仕事関数差も関与していること
に着目し、ゲート電極の仕事関数に勾配を持たせること
により、この勾配に対応してしきい値ｖｔｈの勾配をコ
ントロールし、チャネル領域の濃度分布を変えることな
く、ホ・ノドキャリア効果を抑制することを目的として
いる。
を変えてしきい値ｖｔｈに勾配を持たせていること、お
よびｖｔｈを決定する要素としては、濃度分布の他に基
板に対するゲート材料の仕事関数差も関与していること
に着目し、ゲート電極の仕事関数に勾配を持たせること
により、この勾配に対応してしきい値ｖｔｈの勾配をコ
ントロールし、チャネル領域の濃度分布を変えることな
く、ホ・ノドキャリア効果を抑制することを目的として
いる。
Ｃ問題点を解決するための手段〕
本発明では、上記目的を達成するために、基板に形成さ
れたソース領域およびドレイン領域と、該両頭域に挟ま
゛れたチャネル領域と、絶縁膜を介してチャネル領域に
対向するゲート電極と、を備えたＭＯＳ ＦＥＴにお
いて、前記ゲート電極を、第１のゲート電極と、該第１
のゲート電極のソース側およびドレイン側に隣接する第
２のゲート電極と、により構成し、該第２のゲート電極
は、第１のゲート電極よりもソース領域およびドレイン
領域に対する仕事関数差の絶対値が小さくなるように構
成している。
れたソース領域およびドレイン領域と、該両頭域に挟ま
゛れたチャネル領域と、絶縁膜を介してチャネル領域に
対向するゲート電極と、を備えたＭＯＳ ＦＥＴにお
いて、前記ゲート電極を、第１のゲート電極と、該第１
のゲート電極のソース側およびドレイン側に隣接する第
２のゲート電極と、により構成し、該第２のゲート電極
は、第１のゲート電極よりもソース領域およびドレイン
領域に対する仕事関数差の絶対値が小さくなるように構
成している。
本発明では、チャネル領域が第１のゲート電極に対向す
る部分（中央部）と、第２のゲート電極に対向する部分
（端部）に分けられ、端部を反転層（すなわち、チャネ
ル層）に変化させるためのしきい値ｖｔｈは中央部のそ
れよりも低い。
る部分（中央部）と、第２のゲート電極に対向する部分
（端部）に分けられ、端部を反転層（すなわち、チャネ
ル層）に変化させるためのしきい値ｖｔｈは中央部のそ
れよりも低い。
したがって、チャネル領域のチャネル長方向にしきい値
ｖｔｈの勾配がつけられ、 その結果、チャネル領域の濃度分布を変えることなく、
ホットキャリア効果を抑制することができる。
ｖｔｈの勾配がつけられ、 その結果、チャネル領域の濃度分布を変えることなく、
ホットキャリア効果を抑制することができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係るＭＯＳ ＦＥＴの一実施例を示
す図であり、ｎチャネルＭＯ３ＦＥＴに適用した例であ
る。
す図であり、ｎチャネルＭＯ３ＦＥＴに適用した例であ
る。
第１図において、ＭＯＳ ＦＥＴＩは、ｐ型基板（基
板）２と、ｐ型基板２に形成されたソース領域およびド
レイン領域としてのｎ゛層３４と、低濃度でドーピング
されたチャネル領域としてのｎ−層５と、を有し、ｎ−
層５の上部には絶縁膜としてのゲート酸化膜６が被着さ
れ、このゲート酸化膜６を介してポリシリコンからなる
ゲート電極７が上記ｎ−層５に対向するようにして設け
られている。
板）２と、ｐ型基板２に形成されたソース領域およびド
レイン領域としてのｎ゛層３４と、低濃度でドーピング
されたチャネル領域としてのｎ−層５と、を有し、ｎ−
層５の上部には絶縁膜としてのゲート酸化膜６が被着さ
れ、このゲート酸化膜６を介してポリシリコンからなる
ゲート電極７が上記ｎ−層５に対向するようにして設け
られている。
ゲート電極７は、その中央部がｐ゛にドープされて第１
のゲート電極７ａを形成し、またその周囲がｎ゛にドー
プされて上記第１のゲート電極７ａのソース側およびド
レーン側に隣接する第２のゲート電極７ｂを形成してい
る。すなわち、ｎ゛にドープされた第２のゲート電極７
ｂとｐ型基板２との間には絶対値の小さな仕事関数差φ
。が付けられ、また、ｐ゛にドープされた第１のゲート
電極７ａとｐ型基板２との間には絶対値の大きな仕事関
数差φ□が付けられている。したがって、ｐ型基板２上
のソース領域およびドレイン領域としてのｎ゛層３４に
対する第１のゲート電極７ａ仕事関数差のφ、よりも第
２のゲート電極７ｂの仕事関数差φ□の絶対値が小さい
ので、チャネル長方向に沿ってφ□の勾配が付けられる
。
のゲート電極７ａを形成し、またその周囲がｎ゛にドー
プされて上記第１のゲート電極７ａのソース側およびド
レーン側に隣接する第２のゲート電極７ｂを形成してい
る。すなわち、ｎ゛にドープされた第２のゲート電極７
ｂとｐ型基板２との間には絶対値の小さな仕事関数差φ
。が付けられ、また、ｐ゛にドープされた第１のゲート
電極７ａとｐ型基板２との間には絶対値の大きな仕事関
数差φ□が付けられている。したがって、ｐ型基板２上
のソース領域およびドレイン領域としてのｎ゛層３４に
対する第１のゲート電極７ａ仕事関数差のφ、よりも第
２のゲート電極７ｂの仕事関数差φ□の絶対値が小さい
ので、チャネル長方向に沿ってφ□の勾配が付けられる
。
ここで、ＭＯＳ ＦＥＴのしきい値ｖｔｈは次式０式
％ 但し、φ４．：ゲート電極材料と基板との仕事関数差 φＦ ：基板のフェルミポテンシャル Ｑ［ｌ ：チャネル層および空乏層内のアクセプタ電荷
密度 ＣＯＸ：ゲート酸化膜の単位面積あたりの容量 上式■から理解されるように、φ□に応じて第２のゲー
ト電極７ｂ側のしきい値ｖｔｈは小さく、また、φ４．
の大きい第１のゲート電極７ａ側のしきい値ｖｔｈは比
較的に大きくなるから、第１図中に示すようにｎ−層５
のチャネル長方向（図面の左右方向）におけるφ□の勾
配と同様に、ｖｔｈには勾配がつけられる。なお、第１
図中８．９はｐ゛層、１０．１１は５ｉｏｔ膜、１２は
ＰＳＧ（リンガラス）である。
％ 但し、φ４．：ゲート電極材料と基板との仕事関数差 φＦ ：基板のフェルミポテンシャル Ｑ［ｌ ：チャネル層および空乏層内のアクセプタ電荷
密度 ＣＯＸ：ゲート酸化膜の単位面積あたりの容量 上式■から理解されるように、φ□に応じて第２のゲー
ト電極７ｂ側のしきい値ｖｔｈは小さく、また、φ４．
の大きい第１のゲート電極７ａ側のしきい値ｖｔｈは比
較的に大きくなるから、第１図中に示すようにｎ−層５
のチャネル長方向（図面の左右方向）におけるφ□の勾
配と同様に、ｖｔｈには勾配がつけられる。なお、第１
図中８．９はｐ゛層、１０．１１は５ｉｏｔ膜、１２は
ＰＳＧ（リンガラス）である。
次に、第１のゲート電極７ａおよび第２のゲート電極７
ｂを形成する方法について述べる。
ｂを形成する方法について述べる。
まず、ポリシリコンをｐ型基板２全面に被着後、イオン
注入法によりＢゝをドープし、ポリシリコンの全体をｐ
゛型化る。そして、ポリシリコンをバターニングしてゲ
ート電極７を形成し、ソース領域およびドレイン領域用
のＡｓ＋を注入してｎ＋層３．４を形成する。
注入法によりＢゝをドープし、ポリシリコンの全体をｐ
゛型化る。そして、ポリシリコンをバターニングしてゲ
ート電極７を形成し、ソース領域およびドレイン領域用
のＡｓ＋を注入してｎ＋層３．４を形成する。
その後、リンが比較的高濃度にドープされた酸化膜（Ｐ
ＳＧ）１２をＣＶＤ法により被着し、ソース領域および
ドレイン領域に注入したＡｓ・の電気的活性化を兼ねて
アニールを行う。アニールは、窒素雰囲気中で９００℃
２０分で行われ、これによりソース領域およびドレイン
領域が活性化するとと・もに、ＰＳＧ１２からゲート電
極７に向けてリン（ｎ゛）が拡散し、第２のゲート電極
７ｂが形成される。そして、リンが拡散しなかったゲー
ト電極７の中央部はｐ＋の第１のゲート電極７ａとして
残る。最後に、通常の方法で図示しないコンタクトホー
ルの開孔や金属配線等を行ってＭＯ３ＦＥＴＩが完成す
る。
ＳＧ）１２をＣＶＤ法により被着し、ソース領域および
ドレイン領域に注入したＡｓ・の電気的活性化を兼ねて
アニールを行う。アニールは、窒素雰囲気中で９００℃
２０分で行われ、これによりソース領域およびドレイン
領域が活性化するとと・もに、ＰＳＧ１２からゲート電
極７に向けてリン（ｎ゛）が拡散し、第２のゲート電極
７ｂが形成される。そして、リンが拡散しなかったゲー
ト電極７の中央部はｐ＋の第１のゲート電極７ａとして
残る。最後に、通常の方法で図示しないコンタクトホー
ルの開孔や金属配線等を行ってＭＯ３ＦＥＴＩが完成す
る。
なお、説明は省略したが、ｎチャネルにもかかわらず、
チャネル領域、すなわち、ｎ−層５を軽くｎ−型化した
のは、このｎ−層５に対向する第１のゲート電極７ａが
ｐ゛型であるので、ｖｔｈを低く抑えるためである。
チャネル領域、すなわち、ｎ−層５を軽くｎ−型化した
のは、このｎ−層５に対向する第１のゲート電極７ａが
ｐ゛型であるので、ｖｔｈを低く抑えるためである。
このように本実施例では、ゲート電極７を、導電型の異
なった２つの第１のゲート電極７ａおよび第２のゲート
電極７ｂで形成しているので、ｐ型基板２に対する第１
のゲート電極７ａおよび第２のゲート電極７ｂのφ□を
異なったものとすることができ、チャネル領域の濃度分
布によらずＶｔｈに勾配をもたらすことができる。した
がって、チャネル領域に濃度分布をつけることなく、ホ
ットキャリア効果を抑制することができる。また、ゲー
ト酸化膜６に蓄積されたホットエレクトロンは、第１の
ゲート電極７ａや第２のゲート電極７ｂからの電界の影
響を受けるので相互コンダクタンスｇｍが劣化すること
がない。すなわち、「ＬＤＤ固有の劣化モード」を解決
することができる。
なった２つの第１のゲート電極７ａおよび第２のゲート
電極７ｂで形成しているので、ｐ型基板２に対する第１
のゲート電極７ａおよび第２のゲート電極７ｂのφ□を
異なったものとすることができ、チャネル領域の濃度分
布によらずＶｔｈに勾配をもたらすことができる。した
がって、チャネル領域に濃度分布をつけることなく、ホ
ットキャリア効果を抑制することができる。また、ゲー
ト酸化膜６に蓄積されたホットエレクトロンは、第１の
ゲート電極７ａや第２のゲート電極７ｂからの電界の影
響を受けるので相互コンダクタンスｇｍが劣化すること
がない。すなわち、「ＬＤＤ固有の劣化モード」を解決
することができる。
また、本実施例のものは従来の低濃度層を設ける必要が
ないのでプロセスが簡素化され、製造工程を短縮するこ
とができる。さらに、本実施例のものは実効的なゲート
長が第１のゲート電極７ａによって決まるので、実効的
なゲート長をリングラフィ精度以下に微細化することが
できる。
ないのでプロセスが簡素化され、製造工程を短縮するこ
とができる。さらに、本実施例のものは実効的なゲート
長が第１のゲート電極７ａによって決まるので、実効的
なゲート長をリングラフィ精度以下に微細化することが
できる。
なお、本実施例では、第１のゲート電極７ａおよび第２
のゲート電極７ｂの双方にポリシリコンを用いているが
、これに限るものではない。例えば、第１のゲート電極
７ａにｐ゛ポリシリコン用いるとともに、第２のゲート
電極７ｂにＴｉＳｉ、ＣｒＳ ｉｚ 、ＺｒＳ ｉｚの
何れかを用いてもφ□を異ならせることができる。また
、ｐチャネルＭＯ３ＦＥＴの場合には、第１のゲート電
極７ａにｎ゛ポリシリコン用いるとともに、第２のゲー
ト電極７ｂにＰｄ２５ｉ、、Ｐｔ２ｓｉ、、ＰｔＳｉ、
ＷＳｉｚの何れかを用いてもよい。
のゲート電極７ｂの双方にポリシリコンを用いているが
、これに限るものではない。例えば、第１のゲート電極
７ａにｐ゛ポリシリコン用いるとともに、第２のゲート
電極７ｂにＴｉＳｉ、ＣｒＳ ｉｚ 、ＺｒＳ ｉｚの
何れかを用いてもφ□を異ならせることができる。また
、ｐチャネルＭＯ３ＦＥＴの場合には、第１のゲート電
極７ａにｎ゛ポリシリコン用いるとともに、第２のゲー
ト電極７ｂにＰｄ２５ｉ、、Ｐｔ２ｓｉ、、ＰｔＳｉ、
ＷＳｉｚの何れかを用いてもよい。
本発明によれば、ゲート電極の仕事関数に勾配を持たせ
ているので、この勾配に対応してしきい値ｖｔｈの勾配
をコントロールすることができる。
ているので、この勾配に対応してしきい値ｖｔｈの勾配
をコントロールすることができる。
したがって、チャネル層に濃度分布をつけることなく、
ホットキャリア効果を抑制することができる。
ホットキャリア効果を抑制することができる。
第１図は本発明に係るＭＯＳ ＦＥＴの一実施例を示
すその構造図、 第２．３図は従来のＭＯＳ ＦＥＴを示す図であり、 第２図はそのＬＤＤ構造ＭＯ３ＦＥＴの模式第３図はそ
のＬＤＤ固有の劣化モードを解決したＭＯＳ ＦＥＴ
の模式図である。 ２・・・・・・ｐ型基板（基板）、 ３・・・・・・ｎ゛層（ソース領域）、４・・・・・・
ｎ゛層（ドレイン領域）、５・・・・・・ｎ−層（チャ
ネル領域）、７・・・・・・ゲート電極、 ７ａ・・・・・・第１のゲート電極、 ７ｂ・・・・・・第２のゲート電極。
すその構造図、 第２．３図は従来のＭＯＳ ＦＥＴを示す図であり、 第２図はそのＬＤＤ構造ＭＯ３ＦＥＴの模式第３図はそ
のＬＤＤ固有の劣化モードを解決したＭＯＳ ＦＥＴ
の模式図である。 ２・・・・・・ｐ型基板（基板）、 ３・・・・・・ｎ゛層（ソース領域）、４・・・・・・
ｎ゛層（ドレイン領域）、５・・・・・・ｎ−層（チャ
ネル領域）、７・・・・・・ゲート電極、 ７ａ・・・・・・第１のゲート電極、 ７ｂ・・・・・・第２のゲート電極。
Claims (2)
- （１）基板に形成されたソース領域およびドレイン領域
と、 該両領域に挟まれたチャネル領域と、 絶縁膜を介してチャネル領域に対向するゲート電極と、 を備えたＭＯＳＦＥＴにおいて、 前記ゲート電極を、第１のゲート電極と、該第１のゲー
ト電極のソース側およびドレイン側に隣接する第２のゲ
ート電極と、により構成し、該第２のゲート電極は、第
１のゲート電極よりもソース領域およびドレイン領域に
対する仕事関数差の絶対値が小さいことを特徴とするＭ
ＯＳＦＥＴ。 - （２）前記基板が一導電型の場合、前記第１のゲート電
極は一導電型であり、および第２のゲート電極は反対導
電型であることを特徴とする特許請求の範囲第１項記載
のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33223787A JPH01175258A (ja) | 1987-12-29 | 1987-12-29 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33223787A JPH01175258A (ja) | 1987-12-29 | 1987-12-29 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175258A true JPH01175258A (ja) | 1989-07-11 |
Family
ID=18252709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33223787A Pending JPH01175258A (ja) | 1987-12-29 | 1987-12-29 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122071A (ja) * | 1990-09-12 | 1992-04-22 | Semiconductor Res Found | 絶縁ゲート型トランジスタ |
| EP0583897A2 (en) * | 1992-08-03 | 1994-02-23 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
-
1987
- 1987-12-29 JP JP33223787A patent/JPH01175258A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122071A (ja) * | 1990-09-12 | 1992-04-22 | Semiconductor Res Found | 絶縁ゲート型トランジスタ |
| EP0583897A2 (en) * | 1992-08-03 | 1994-02-23 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0583897A3 (en) * | 1992-08-03 | 1994-08-17 | Hughes Aircraft Co | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5527721A (en) * | 1992-08-03 | 1996-06-18 | Hughes Aircraft Company | Method of making FET with two reverse biased junctions in drain region |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01205470A (ja) | 半導体装置およびその製造方法 | |
| JPH03268435A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH05110083A (ja) | 電界効果トランジスタ | |
| JPS62156873A (ja) | 半導体装置 | |
| JPH06268215A (ja) | Ｍｉｓ型半導体装置 | |
| JPH01175258A (ja) | Ｍｏｓｆｅｔ | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JPS5950562A (ja) | 半導体装置 | |
| JPH0234936A (ja) | 半導体装置およびその製造方法 | |
| JPS62217665A (ja) | 電界効果トランジスタ | |
| JPH0414262A (ja) | 半導体装置及びその製造方法 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPS61164265A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH0279474A (ja) | Ｍｏｓトランジスタ | |
| JPH0652738B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP2540754B2 (ja) | 高耐圧トランジスタ | |
| JP2506947B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07326739A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0552672B2 (ja) | ||
| JPS6053470B2 (ja) | 半導体メモリの製造方法 | |
| JPH01278074A (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| JP3126082B2 (ja) | 相補形トランジスタおよびその製造方法 | |
| JPH02134825A (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| JPH03296275A (ja) | Ｍｉｓ型半導体装置 | |
| JPS63131575A (ja) | Ｍｏｓトランジスタおよびその製造方法 |