JPH01166542A - Manufacture of semiconductor device - Google Patents
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- H01L2224/11—Manufacturing methods
Abstract
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第４図）発明が解決し
ようとする問題点
問題点を解決するための手段
作用
実施例
（１）本発明の第１の実施例 （第１図）（２）本発
明の第２の実施例 （第２．３図）発明の効果
〔概要〕
半導体装置の製造方法に関し、
バリアメタルのエツチングを不要にし、かつ、バンプメ
タルの膜厚を均一に形成することのできる半導体装置の
製造方法を提供することを目的とし、
半導体基板上に導電体と少なくとも最上層は■属金属か
らなるバリアメタルとを形成する工程と、該導電体およ
びバリアメタルを所定のパターンに従ってパターニング
する工程と、該バリアメタルの上面に無電解メッキによ
ってバンプメタルを形成する工程と、を含み構成する。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Prior Art (Figure 4) Problems to be Solved by the Invention Means for Solving the Problems Examples of Actions (1) Sections of the Invention Embodiment 1 (Figure 1) (2) Second embodiment of the present invention (Figure 2.3) Effects of the invention [Summary] Regarding the method of manufacturing a semiconductor device, etching of barrier metal is not required, and The purpose of the present invention is to provide a method for manufacturing a semiconductor device that can form a bump metal film with a uniform thickness. , a step of patterning the conductor and the barrier metal according to a predetermined pattern, and a step of forming a bump metal on the upper surface of the barrier metal by electroless plating.
本発明は半導体装置の製造方法に係り、詳しくはワイヤ
レスボンディング（ｗｉｒｅｌｅｓｓ ｂｏｎｄｉｎｇ
）で台座として用いられるバンプ（ＢＵＭＰ）の形成方
法に関する。The present invention relates to a method of manufacturing a semiconductor device, and specifically relates to a method of manufacturing a semiconductor device, and specifically relates to a method of manufacturing a semiconductor device.
) relates to a method of forming a bump (BUMP) used as a pedestal.
一般に、ＬＳＩでは外周雰囲気からの汚染や破損からチ
ップを保護するためにセラミックや金属ふたを用いて封
止が行われるが、このような技術に限らずＬＳＩ実装技
術の多様化に伴い、フリップチップ（ｆｌｉｐ ｃｈｉ
ｐ）、ビームリード（ｂｅａｍ ｔｅａｄ）、テープキ
ャリア（ｔａｐｅ ｃａｒｒｉｅｒ）などのワイヤレス
ボンディング方式が実用化されてきている。Generally, LSIs are sealed using ceramic or metal lids to protect the chip from contamination and damage from the surrounding atmosphere, but as LSI packaging technology diversifies, flip chip (flip chi
Wireless bonding methods such as p), beam lead, and tape carrier have been put into practical use.
すなわち、ワイヤボンディング法とは異なり、チップ上
の全パッドを特定のバンプや金属リードによりパッケー
ジ上の端子に一度に接続する方法がワイヤレスボンディ
ングである。That is, unlike the wire bonding method, wireless bonding is a method in which all pads on a chip are connected to terminals on a package at once using specific bumps or metal leads.
この方法は、ウェーハ形式の工程は複雑になるが、組立
時には電極の数に依存せず、−度にボンディングが可能
なことと、チップの実装が極めて小容積にでき、マルチ
チップ化に向くことから、今後のＬＳＩの高速度、高集
積化には最適な組立方法として期待されている。Although this method requires a complicated process for wafers, it does not depend on the number of electrodes during assembly and can be bonded at once, and chips can be mounted in an extremely small volume, making it suitable for multi-chip implementation. Therefore, it is expected to be the optimal assembly method for increasing the speed and integration of LSI in the future.
上述したワイヤレスボンディングではチップ電極のＡ１
バッドの上にバリアメタルを介してＡｕなどのバンプを
電解メッキや蒸着により形成し、このバンプをパッケー
ジ上に設けた所定の電極パッドあるいはリード電極と相
対応させて位置合わせを行い、−括してギヤングボンデ
ィングを行う。In the wireless bonding described above, A1 of the chip electrode
A bump made of Au or the like is formed on the pad through a barrier metal by electrolytic plating or vapor deposition, and this bump is aligned in correspondence with a predetermined electrode pad or lead electrode provided on the package, and then - Perform gigantic bonding.
したがって、バンプの形成状態如何がボンディングの精
度を直接左右することにつながる。 ・従来のこの種
のワイヤレスボンディングに用いられるバンプの形成方
法としては、例えば、第４図に示すようなものがある。Therefore, the formation condition of the bumps directly affects the accuracy of bonding. - As a conventional bump forming method used in this type of wireless bonding, there is a method shown in FIG. 4, for example.
第４図（ａ）において、ｌはｎ型のシリコン基板であり
、シリコン基板１上にまず、スパッタ法、蒸着法あるい
はＣＶＤ法等によりＡＡからなる導体層を堆積し、通常
のフォトリソグラフィを用いたパターニング方法によっ
て所定のチップ電極に形成する。In FIG. 4(a), l is an n-type silicon substrate, and a conductor layer made of AA is first deposited on the silicon substrate 1 by sputtering, vapor deposition, or CVD, and then by ordinary photolithography. A predetermined tip electrode is formed using a patterning method.
第４図（ｂ）に示すようにＣＶＤ法でカバー膜としてり
んガラス（ＰＳＧ）の膜３を堆積し、その後フォトリソ
グラフィで窓を開孔する。そして、第４図（Ｃ）に示す
ように全面にチタンパラジウム（ＴｉＰｄ）からなるバ
リアメタル４を形成する。バリアメタル４を用いるのは
Ａｆからなるチップ電極２と後述するＡｕからなるバン
プ（ＢＵＭＰ）メタル６との相互作用を防止するためで
ある。すなわち、ＡｕとＡｌとを直かに接触させ、５０
０〜６００℃で熱するとその接触面で高抵抗で脆い反応
物が形成されてしまうので、Ａｕが／ｌ内部に拡散して
いかないようにバリアメタル４を用いてこのような反応
を阻止する。次いで、第４図（ｄ）に示すようにレジス
ト５を形成し、さらにバリアメタル４にマイナスの電位
を印加してバリアメタル４上にＡｕを析出させ、バンブ
メタル６を形成する（第４図（ｅ）参照）。このように
バリアメタル４はＡｕとＡｌとの反応を阻止するバリア
メタルとしての本来の働きのほかに電解メッキを行う際
の電極としての役割を持っている。バンプメタル６を形
成が終わると第４図（ｆ）に示すようにレジスト５を剥
離し、水、酸等を用いるウェットエツチングによりバリ
アメタル４の不要部分を除去する。ここで、ウェットエ
ツチングはドライエツチングに比べ低コストであるため
、バンプメタル６の形成のように比較的ラフな精度を要
求されるものにはウェットエツチングが用いられる。ま
た、バリアメタル４にＰＬ、Ｐｄ等が用いられている場
合はドライエッチ化は困難であり、ウェットエツチング
を用いる。As shown in FIG. 4(b), a phosphor glass (PSG) film 3 is deposited as a cover film by CVD, and then a window is opened by photolithography. Then, as shown in FIG. 4(C), a barrier metal 4 made of titanium palladium (TiPd) is formed on the entire surface. The barrier metal 4 is used to prevent interaction between the chip electrode 2 made of Af and a bump metal 6 made of Au, which will be described later. That is, Au and Al are brought into direct contact, and 50
When heated at 0 to 600° C., a highly resistive and brittle reactant is formed on the contact surface, so a barrier metal 4 is used to prevent such a reaction so that Au does not diffuse into the /l. Next, as shown in FIG. 4(d), a resist 5 is formed, and a negative potential is further applied to the barrier metal 4 to deposit Au on the barrier metal 4, forming a bump metal 6 (see FIG. 4(d)). (see e)). In this way, the barrier metal 4 has the role of an electrode during electrolytic plating in addition to its original function as a barrier metal that prevents the reaction between Au and Al. When the formation of the bump metal 6 is completed, the resist 5 is peeled off as shown in FIG. 4(f), and unnecessary portions of the barrier metal 4 are removed by wet etching using water, acid, or the like. Here, since wet etching is lower in cost than dry etching, wet etching is used in cases where relatively rough precision is required, such as in the formation of the bump metal 6. Furthermore, if PL, Pd, or the like is used for the barrier metal 4, dry etching is difficult, and wet etching is used.
しかしながら、このような従来の半導体装置の製造方法
にあっては、電解メッキによりバンプメタル６を形成し
、バリアメタル４をエツチングする際にウェットエツチ
ングプロセスを経る構成となっていたため、次のような
問題点があった。However, in such a conventional semiconductor device manufacturing method, the bump metal 6 is formed by electrolytic plating and a wet etching process is performed when etching the barrier metal 4. There was a problem.
（１）メッキ膜厚の不均一性
すなわち、メッキ膜厚は、後続工程である試験、組立工
程からの要求によりウェハ内膜厚変動を±１０％以内に
抑える必要があることに加え、メッキ膜分布を決めるフ
ァクターとして液の流れの均一性と、メッキ面積依存性
があり、大面積程厚くつく。その理由としては大面積の
方が噴流メッキの場合にメッキ液が十分供給され、また
小面積であればある程広がり抵抗が増加して電流密度が
減少してしまうことが挙げられる。したがって、パター
ンサイズの大小によってメッキ膜厚に不均一が生じ、組
立の際の精度向上が図れない。(1) Non-uniformity of the plating film thickness In other words, the plating film thickness must be controlled within ±10% due to the requirements of the subsequent testing and assembly processes. The factors that determine the distribution are the uniformity of the liquid flow and dependence on the plating area; the larger the area, the thicker the coating will be. The reason for this is that the larger the area, the more sufficient plating solution will be supplied in the case of jet plating, and the smaller the area, the more the spreading resistance will increase and the current density will decrease. Therefore, the plating film thickness becomes non-uniform depending on the size of the pattern, making it impossible to improve the accuracy during assembly.
（ＩＩ）パリメタルエツチングの困難性バリアメタル４
の不要部分を除去する際、ウェットエツチングを用いて
いるため、バンプメタル６の側方から内側に向ってバリ
アメタル４がエツチングされてしまういわゆるサイドエ
ッチが生じてしまう。また、電解メッキによる電池効果
がこのようなサイドエッチをさらに助長する。例えば、
第４図（ｇ）に示すようにバンプメタル６のＡｕをマス
クにしてバリアメタル４が図中下方に垂直にエツチング
されるのが望ましいのに対し、ウェットエツチングを用
いると第４図（ｈ）に示すようにバリアメタル４の内部
までエツチングが入り、場合によってはチップ電極２の
Ａｌを焼損してしまうことがある。このように、サイド
エッチによるパターンシフトが大きく、微細化の妨げと
なっている。(II) Difficulty in pari metal etching barrier metal 4
Since wet etching is used to remove unnecessary portions of the bump metal 6, a so-called side etch occurs in which the barrier metal 4 is etched from the side of the bump metal 6 inward. Moreover, the battery effect caused by electrolytic plating further promotes such side etching. for example,
As shown in FIG. 4(g), it is preferable that the barrier metal 4 is etched vertically downward in the figure using the Au of the bump metal 6 as a mask, whereas if wet etching is used, the etching is shown in FIG. 4(h). As shown in FIG. 2, the etching may penetrate into the inside of the barrier metal 4, and in some cases, the Al of the chip electrode 2 may be burnt out. As described above, the pattern shift due to side etching is large, which hinders miniaturization.
また、本来あってはならないことであるが、仮に断差部
のカバー膜にエツチングレートが大きい不連続部がある
と、バリアメタル４をエツチングするときそこからウェ
ットエツチングが染み込んでチップ電極２のＡｌをエツ
チングしてしまう。In addition, if there is a discontinuous part in the cover film of the gap part where the etching rate is large, which should not occur in the first place, wet etching will seep in from there when etching the barrier metal 4 and the Al of the chip electrode 2 will be etched. I end up etching.
さらに、バリアメタル４は実際には一層ではなく、密着
およびＡｕ拡散のためのバリアとしてクロム（Ｃｒ）か
らなる層とメッキの際の核となる白金（Ｐｔ）からなる
層との２層構造になっており、バリアメタル４をエツチ
ングするときにはＰｔを王水で十分にエツチングをして
おかないとＣｒをエツチングするときｐｔがマスクにな
ってエツチング残が残ってしまうという不具合がある。Furthermore, the barrier metal 4 is actually not a single layer, but has a two-layer structure consisting of a layer made of chromium (Cr) as a barrier for adhesion and Au diffusion, and a layer made of platinum (Pt) that serves as a core during plating. Therefore, when etching the barrier metal 4, if the Pt is not sufficiently etched with aqua regia, when etching the Cr, the Pt becomes a mask and etching residue remains.
（Ｉ［りエッチング工程の複雑化
電解メッキを行うためには外部から電流の供給が必要で
あり、そのために導電膜としてバリアメタル４をウェハ
の全面につける必要がある。したがって、バリアメタル
４のエツチング工程に時間がかかることになり、前述し
た（ｎ）の問題点を助長することにもつながる。(I) Complicating the etching process In order to perform electrolytic plating, it is necessary to supply a current from the outside, and for this reason, it is necessary to apply the barrier metal 4 as a conductive film to the entire surface of the wafer. The etching process takes time, which may exacerbate the problem (n) mentioned above.
そこで本発明は、バリアメタルのエツチングを不要にし
、かつバンプメタルの膜厚を均一に形成することのでき
る半導体装置の製造方法を提供することを目的としてい
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that eliminates the need for barrier metal etching and can form a bump metal with a uniform thickness.
本発明による半導体装置の製造方法は上記目的達成のた
め、半導体基板上に導電体と少なくとも最上層は■属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、該バリアメタルの上面に無電解メッキ
によってバンプメタルを形成する工程と、を含んでいる
。In order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention includes the steps of forming a conductor and a barrier metal, at least the top layer of which is made of a group metal, on a semiconductor substrate, and forming the conductor and barrier metal in a predetermined pattern. and forming a bump metal on the upper surface of the barrier metal by electroless plating.
本発明では、半導体基板上に導電体を少なくとも最上層
は■属金属からなるバリアメタルが形成されるとともに
、導電体およびバリアメタルが所定のパターンに従って
パターニングされる。その後、バリアメタルの上面に無
電解メッキによってバンプメタルが形成される。In the present invention, a conductor is formed on a semiconductor substrate, and at least the uppermost layer thereof is a barrier metal made of a group metal, and the conductor and the barrier metal are patterned according to a predetermined pattern. Thereafter, a bump metal is formed on the upper surface of the barrier metal by electroless plating.
したがって、バンプメタルの形成に際し、面積依存性が
ないため、バンプメタルの膜厚が均一化し、かつバリア
メタルを電極として用いないことから前記パターニング
時にバリアメタルのエツチングを終えてサイドエッチ等
が防止され、工程の短縮化が図られる。Therefore, when forming the bump metal, there is no area dependence, so the thickness of the bump metal becomes uniform, and since the barrier metal is not used as an electrode, side etching is prevented after the barrier metal is etched during patterning. , the process can be shortened.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第１図は本発明に係る半導体装置の製造方法の第１実施
例を示す図である。第１図（ａ）〜（ｅ）はバンプを形
成するときのプロセスを示す図であり、工程順に説明し
ていく。FIG. 1 is a diagram showing a first embodiment of a method for manufacturing a semiconductor device according to the present invention. FIGS. 1(a) to 1(e) are diagrams showing processes for forming bumps, and will be explained in order of steps.
（１）第１図（ａ）の工程
まず、基板ｌｌ上に、例えばスパッタ法によってＡｌか
らなる導体層とバリアメタル層とを堆積し、通常のレジ
ストをマスクにしたエツチングによってパターニングし
、チップ電極１２およびバリアメタル１３を一度に形成
する。この場合、従来例のようにバンプメタル形成後、
バンプメタルのＡｕによりマスクしてバリアメタルをエ
ツチングする態様とは異なり、レジストをマスクにした
エツチングを行っているので、Ａｕによる電池効果がな
くサイドエッチ等の異常な染み込みは生じない。また、
先にバリアメタル１３をエツチングしているので、不要
な箇所にバリアメタル１３が存在せず加工が極めて容易
になるという利点もある。ここで、バリアメタル１３最
上層には■属金属（Ｐｔ、Ｐｄ等）を形成し、ここに無
電解メッキを行う。(1) Process shown in FIG. 1(a) First, a conductor layer and a barrier metal layer made of Al are deposited on the substrate 11 by sputtering, for example, and patterned by etching using a normal resist as a mask, and the chip electrodes are etched. 12 and barrier metal 13 are formed at the same time. In this case, after forming the bump metal as in the conventional example,
Unlike the method in which the barrier metal is etched using a mask of Au as a bump metal, etching is performed using a resist as a mask, so there is no battery effect caused by Au and abnormal seepage such as side etching does not occur. Also,
Since the barrier metal 13 is etched first, there is also the advantage that the barrier metal 13 does not exist in unnecessary locations, making processing extremely easy. Here, a group metal (Pt, Pd, etc.) is formed on the uppermost layer of the barrier metal 13, and electroless plating is performed thereon.
（ｎ）第１図（ｂ）、（Ｃ）の工程
第１図（ａ）の工程によって形成されたチップ電極およ
びバリアメタル１３の周囲にＣＶＤ法等でりんガラス（
ＰＳＧ）のカバー膜１４を堆積し、その後フォトリソグ
ラフィで窓を開孔する。次いで、第１図（Ｃ）に示すよ
うにレジスト１５を形成する。(n) Steps in FIGS. 1(b) and (C) Phosphorous glass is formed around the chip electrode and barrier metal 13 formed by the step in FIG.
A cover film 14 of PSG) is deposited, and then windows are opened by photolithography. Next, a resist 15 is formed as shown in FIG. 1(C).
（Ｉ［［）第１図（ｄ）の工程
次いで、チップ電極１２上のバリアメタル１３部を所定
の無電解メッキ液に浸漬すると、バリアメタル１３最上
層の■属金属（本実施例では、Ｐｄを使用）に密着して
Ａｕが析出し、バンプメタル１６が形成される。この無
電解メッキは外部から電流を流さないので、バリアメタ
ル１３の形状や面積の如何に拘らず均一なメッキ厚とな
る。(I Au is deposited in close contact with Pd (using Pd), and bump metal 16 is formed. Since this electroless plating does not apply an external current, the plating thickness is uniform regardless of the shape or area of the barrier metal 13.
（ＩＶ）第１図（ｅ）の工程
第１図（ｄ）の工程によって必要なバンプメタル１６の
膜厚が得られると、通常の方法によってレジスト１５を
除去する。(IV) Step of FIG. 1(e) Once the required film thickness of the bump metal 16 is obtained by the step of FIG. 1(d), the resist 15 is removed by a normal method.
以上の製造プロセスを経てチップ電極１２上にバリアメ
タル１３を介してバンプメタル１６が形成されることに
なる。一般に、無電解金メッキには置換反応によるもの
と酸化還元反応によるものとが実用化されており、置換
反応による方法では適当なイオンを添加するとメッキ速
度および厚さを増加させることができ、０．２５μｍ程
度のメッキ厚を得ることができる。また、酸化還元反応
による方法では厚付は用無電解メッキ液を用いるように
すれば５〜６μｍのメッキ厚を得ることができ、これは
バンプメタル１６用として使用可能である。何れの方法
にしてもバンプメタル１６を無電解メッキという化学還
元メッキにより形成しているので、外部から電流を流す
必要がないことがら膜厚の面積依存性がな（、均一なバ
ンプを形成することができる。また、電流を流さないと
いうことは電解メッキで必要なウェハ全面の導電膜（現
在、バリアメタルを導電膜に用いている）が不要になる
ことを意味し、したがってバンプメタル１６形成後のバ
リアメタル１３のエツチング工程を不要として工程が極
めて短縮する。Through the above manufacturing process, bump metal 16 is formed on chip electrode 12 with barrier metal 13 interposed therebetween. In general, electroless gold plating methods using substitution reaction and redox reaction are in practical use.In the method using substitution reaction, the plating speed and thickness can be increased by adding appropriate ions; A plating thickness of about 25 μm can be obtained. Further, when using a method using an oxidation-reduction reaction, a plating thickness of 5 to 6 μm can be obtained by using an electroless plating solution, which can be used for the bump metal 16. In either method, the bump metal 16 is formed by chemical reduction plating called electroless plating, so there is no need to apply an external current, so there is no dependence of the film thickness on the area (it is possible to form a uniform bump). In addition, not passing current means that the conductive film (currently, barrier metal is used as the conductive film) on the entire wafer surface, which is required in electrolytic plating, is no longer necessary, and therefore the bump metal 16 can be formed easily. The subsequent etching process of the barrier metal 13 is not necessary, and the process is extremely shortened.
第２．３図は本発明の第２実施例を示す図である０本実
施例では、第１図（ａ）〜（ｄ）のプロセス迄は第１実
施例と同様であるため、その図示および説明を省略し、
第１図（ｄ）以降のプロセスを第２図（ａ）、（ｂ）で
示す。第１実施例と同一構成部分には同一番号を付して
その説明を省く。FIG. 2.3 is a diagram showing a second embodiment of the present invention. In this embodiment, the processes shown in FIGS. 1(a) to (d) are the same as those in the first embodiment. and omit the explanation,
The processes after FIG. 1(d) are shown in FIGS. 2(a) and 2(b). Components that are the same as those in the first embodiment are given the same numbers and their explanations will be omitted.
（１）第２図（ａ）の工程
第１実施例で得られた最大膜厚（例えば、６μｍ）が要
求される所定の厚さよりも不足する場合、バンプメタル
１６形成後に、電解メッキあるいは無電解メッキ何れか
の方法により再度バンプメタル１６上に■属金属層１７
を堆積し、■属金属層１７に無電解メッキを行って追加
のバンプメタル１８を形成する。なお、■属金属層１７
を堆積させる際の電解メッキでは背面コンタクト法を採
用する。(1) Process of FIG. 2(a) If the maximum film thickness (for example, 6 μm) obtained in the first embodiment is insufficient than the required predetermined thickness, electrolytic plating or non-electrolytic plating or no The metal layer 17 is again deposited on the bump metal 16 by electrolytic plating.
is deposited, and electroless plating is performed on the metal layer 17 to form an additional bump metal 18. Note that the metal layer 17
The back contact method is used for electrolytic plating when depositing.
（ｎ）第２図（ｂ）の工程
第２図（ａ）の工程によって必要なバンプメタル１８の
膜厚が得られると、レジスト１５を除去する。(n) Step of FIG. 2(b) When the required film thickness of the bump metal 18 is obtained by the step of FIG. 2(a), the resist 15 is removed.
したがって、第２図にあっては第１実施例と同様な効果
を得ることができることに加え、第３図に示すような比
較的厚いメッキ膜厚が要求される場合であってもこれに
十分に対応することができる。Therefore, in addition to being able to obtain the same effect as in the first embodiment, the method shown in FIG. 2 is sufficient even when a relatively thick plating film thickness is required as shown in FIG. can correspond to
本発明によれば、半導体基板上に導電体と少なくとも最
上層は■属金属からなるバリアメタルを形成するととも
に、導電体およびバリアメタル所定のパターンに従って
パターニングし、その後、バリアメタルの上面に無電解
メッキによってバンプメタルを形成しているので、バリ
アメタルのエツチングを不要にして工程を格段に短縮す
ることができ、バンプメタルの膜厚を均一に形成するこ
とができる。According to the present invention, a conductor and a barrier metal, at least the top layer of which is made of metal, are formed on a semiconductor substrate, and the conductor and barrier metal are patterned according to a predetermined pattern, and then electroless Since the bump metal is formed by plating, etching of the barrier metal is not required, which greatly shortens the process, and the thickness of the bump metal can be formed uniformly.
第１図（ａ）〜（ｅ）は本発明に係る半導体装置の製造
方法の第１実施例を示すその製造プロセス図、
第２．３図は本発明に係る半導体装置の製造方法の第２
実施例を示す図であり、
第２図（ａ）、（ｂ）はその製造プロセス図、第３図は
その製造プロセスの一部を示す図、第４図は従来の半導
体装置の製造方法の製造プロセスを示す図である。
１１・・・・・・基板、
１２・・・・・・チップ電極（導電体）、１３・・・・
・・バリアメタル、
１６・・・・・・バンプメタル。
ｑ ０ （
ＪＱ
；
楔
侭
Ｃ％３1(a) to (e) are manufacturing process diagrams showing a first embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIG. 2.3 is a diagram showing a second embodiment of the method for manufacturing a semiconductor device according to the present invention.
2(a) and (b) are diagrams showing the manufacturing process thereof, FIG. 3 is a diagram showing a part of the manufacturing process, and FIG. 4 is a diagram showing a conventional method for manufacturing a semiconductor device. It is a figure showing a manufacturing process. 11...Substrate, 12...Chip electrode (conductor), 13...
...Barrier metal, 16...Bump metal. q 0 (
JQ; Wedge C%3
Claims (1)
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、 該バリアメタルの上面に無電解メッキによってバンプメ
タルを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。[Claims] A step of forming a conductor and a barrier metal at least the uppermost layer of which is made of a group VIII metal on a semiconductor substrate; a step of patterning the conductor and the barrier metal according to a predetermined pattern; and the barrier metal. A method for manufacturing a semiconductor device, comprising: forming a bump metal on the upper surface of the semiconductor device by electroless plating.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326104A JPH01166542A (en) | 1987-12-22 | 1987-12-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326104A JPH01166542A (en) | 1987-12-22 | 1987-12-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166542A true JPH01166542A (en) | 1989-06-30 |
Family
ID=18184139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326104A Pending JPH01166542A (en) | 1987-12-22 | 1987-12-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166542A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065785A (en) * | 1992-06-24 | 1994-01-14 | Nec Corp | Fabrication of spiral inductor |
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| JP2017130527A (en) * | 2016-01-19 | 2017-07-27 | 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． | Semiconductor device |
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1987
- 1987-12-22 JP JP62326104A patent/JPH01166542A/en active Pending
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