JPH01165141A - 完全パラメータ化可能回路の製造方法 - Google Patents
完全パラメータ化可能回路の製造方法Info
- Publication number
- JPH01165141A JPH01165141A JP63243786A JP24378688A JPH01165141A JP H01165141 A JPH01165141 A JP H01165141A JP 63243786 A JP63243786 A JP 63243786A JP 24378688 A JP24378688 A JP 24378688A JP H01165141 A JPH01165141 A JP H01165141A
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- JP
- Japan
- Prior art keywords
- circuit
- parameterized
- organized
- carried out
- fully
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005562 fading Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路技術における完全パラメータ化可
能回路の製造方法に関するものである。
能回路の製造方法に関するものである。
完全パラメータ化可能の回路を製作することにより、予
め開発されている回路を個別に外部負荷又は特殊の回路
仕様に適合させることが回路技術者にとって可能となる
。その例としては励振器能力ヲドライブする導線の容量
負荷に適合させることあるいは回路の機能を与えられた
仕様に関して変更することが挙げられる。
め開発されている回路を個別に外部負荷又は特殊の回路
仕様に適合させることが回路技術者にとって可能となる
。その例としては励振器能力ヲドライブする導線の容量
負荷に適合させることあるいは回路の機能を与えられた
仕様に関して変更することが挙げられる。
上記の目的に対して予め開発された回路は、例えば最悪
の場合即ち最高負荷発生の場合に対する生成プログラム
中に整理される。
の場合即ち最高負荷発生の場合に対する生成プログラム
中に整理される。
その時々の操作条件に回路を適合させること即ち回路の
パラメータ化は、しばしば電力損失と面積の低下あるい
はスイッチング速度の上昇によって達成される。
パラメータ化は、しばしば電力損失と面積の低下あるい
はスイッチング速度の上昇によって達成される。
従来公知の予防措置では外部負荷への回路の適合が次の
ようにして行われる。
ようにして行われる。
ａ） 新しい回路の設計又は仕様書に従う当該回路の修
正、あるいは ｂ）最悪の場合に対して設計された回路の使用生成プロ
グラムの場合新規の回路設計は実現不可能であるから、
最悪の場合に対して設計された回路を使用するとそれに
伴う総ての欠点を受は入れなければならない、これには
回路の新規開発又は修正が実現不可能であるという事情
が加わる。
正、あるいは ｂ）最悪の場合に対して設計された回路の使用生成プロ
グラムの場合新規の回路設計は実現不可能であるから、
最悪の場合に対して設計された回路を使用するとそれに
伴う総ての欠点を受は入れなければならない、これには
回路の新規開発又は修正が実現不可能であるという事情
が加わる。
この発明の目的は、これらの欠点が除かれている完全パ
ラメータ化可能回路の製造方法を提供することである。
ラメータ化可能回路の製造方法を提供することである。
この目的は請求項１に特徴として挙げた工程を採用する
ことによって達成される。
ことによって達成される。
この発明の有利な実施態様は請求項２以下に特徴として
示されている。
示されている。
図面についてこの発明による完全パラメータ化可能回路
の製造過程を説明する。
の製造過程を説明する。
第１工程段において最悪の場合に対して設計されたパラ
メータ化する回路素子（第１図参照）が回路からフェー
ドアウトされ、これによって形成された回路構造が第２
図に示すように回路パターン又は回路′スケルトンとし
て記憶される。第２工程段においてパラメータ化される
回路素子が個別にそれぞれの応用方面に対して適当に設
計され、続いて回路パターン内に重ね焼きされる。これ
によりて完全パラメータ化された回路が得られる（第３
図参照）。
メータ化する回路素子（第１図参照）が回路からフェー
ドアウトされ、これによって形成された回路構造が第２
図に示すように回路パターン又は回路′スケルトンとし
て記憶される。第２工程段においてパラメータ化される
回路素子が個別にそれぞれの応用方面に対して適当に設
計され、続いて回路パターン内に重ね焼きされる。これ
によりて完全パラメータ化された回路が得られる（第３
図参照）。
生成プログラムを使用して作られたＲＡＭに課せられた
低い損失電力、短いアクセス時間および最小面積に関す
る高度の要求を満たすためには、サブセルが外部負荷例
えばワード線又はビット線の容量負荷に応じて適当に適
合するかパラメータ化されなければならない、そのため
ワード・デコーダ・セルは発生し得る最大負荷に対して
設計される０重要な回路要素例えばインバータ回路はこ
の発明により回路からフェードアウトされ、これによっ
て得られた回路構造は回路パターンとして整理保存され
る。
低い損失電力、短いアクセス時間および最小面積に関す
る高度の要求を満たすためには、サブセルが外部負荷例
えばワード線又はビット線の容量負荷に応じて適当に適
合するかパラメータ化されなければならない、そのため
ワード・デコーダ・セルは発生し得る最大負荷に対して
設計される０重要な回路要素例えばインバータ回路はこ
の発明により回路からフェードアウトされ、これによっ
て得られた回路構造は回路パターンとして整理保存され
る。
回路素子に必要なマスク情報は後刻に始めて回路パター
ンに付加（重ね焼き）される、この回路パターンは技術
に相応するＤＲＣチエツクに合格する。具体的な応用分
野において回路の外部負荷が知られていると、回路素子
を個別に実際の負荷又は要求に適合させることができる
。これに適合した回路素子は回路パターンと共に現実適
合の全回路として整理され、続くプログラム過程におい
て物理的な実現に使用される。
ンに付加（重ね焼き）される、この回路パターンは技術
に相応するＤＲＣチエツクに合格する。具体的な応用分
野において回路の外部負荷が知られていると、回路素子
を個別に実際の負荷又は要求に適合させることができる
。これに適合した回路素子は回路パターンと共に現実適
合の全回路として整理され、続くプログラム過程におい
て物理的な実現に使用される。
最悪の場合に対して設計された回路素子をフェードアウ
トすることにより、回路パターンは種々の回路素子構造
に対して最大の場所の供給を確保する。パラメータ化又
は適合化する回路素子を回路パターンの周縁部において
適当に位置決めすることにより、不必要となった面積を
他の用途に使用することができる。このことは全回路面
積の低減に導くものである。
トすることにより、回路パターンは種々の回路素子構造
に対して最大の場所の供給を確保する。パラメータ化又
は適合化する回路素子を回路パターンの周縁部において
適当に位置決めすることにより、不必要となった面積を
他の用途に使用することができる。このことは全回路面
積の低減に導くものである。
図面にはこの発明の方法を自動的に実施するためのプロ
グラムの一例を示す。
グラムの一例を示す。
第１図は原始状態即ち最悪の場合に対して設計された状
態にあるワード・デコーダの通常の表現であり、第２図
は１つのＲＡＭの構成部品であるワード・デコーダに対
する実例の通常の表現であり、第３図はパラメータ化さ
れた回路素子が重ね焼きされている第２図のワード・デ
コーダの通常の表現である。 手続補正書鋺側 １．事件の表示 特願昭６３−２４３７８６２、発明
の名称 完全パラメータ化可能回路の製造方法３、補
正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘン（番地
なし） 名 称 シーメンス、アクチェンゲゼルシャフト４、代
理人■１１２ 住 所 東京都文京区大塚４−１６−１２６、補正の対
象 図面 ７、補正の内容 願書に最初に添付した図面の浄書・
別紙のとおり（内容に変更
態にあるワード・デコーダの通常の表現であり、第２図
は１つのＲＡＭの構成部品であるワード・デコーダに対
する実例の通常の表現であり、第３図はパラメータ化さ
れた回路素子が重ね焼きされている第２図のワード・デ
コーダの通常の表現である。 手続補正書鋺側 １．事件の表示 特願昭６３−２４３７８６２、発明
の名称 完全パラメータ化可能回路の製造方法３、補
正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘン（番地
なし） 名 称 シーメンス、アクチェンゲゼルシャフト４、代
理人■１１２ 住 所 東京都文京区大塚４−１６−１２６、補正の対
象 図面 ７、補正の内容 願書に最初に添付した図面の浄書・
別紙のとおり（内容に変更
Claims (1)
- 【特許請求の範囲】 １）第１工程段においてパラメータ化する回路素子をフ
ェードアウトするため最悪の場合に対して設計された回
路から出発し、その際出発回路は１つのデータブロック
の形で準備し又対応するデータレコードで代表されるフ
ェードアウトすべき回路素子をデータブロックから切り
離してパラメータ表示のために特別に整理し、このよう
にして得られた回路構造を回路パターンとして適当な方
法で一時的に保存しておくこと、第２工程段においてパ
ラメータ表示する回路要素を個別にそれぞれの動作に対
して適当に整理し、続いて回路パターンと組合わせて完
全パラメータ化回路とし、新しいデータブロックとして
整理されるようにすることを特徴とする完全パラメータ
化可能回路の製造方法。 ２）各工程段がスクリーンとキーボードを備える１つの
操作卓又はコンピュータ端末から資格のある操作員によ
って実行に移されることを特徴とする請求項１記載の方
法。 ３）各工程段がスクリーン、キーボードおよびメニュ一
制御のスクリーン利用者面例えば“マウス”と共に動作
する補助手段を備える１つの操作卓又はコンピュータ端
末から実行に移されることを特徴とする請求項１記載の
方法。 ４）各工程段がパラメータ化仕様書データの入力後コン
ピュータにより全自動的に実行に移されることを特徴と
する請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3732851 | 1987-09-29 | ||
| DE3732851.4 | 1987-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165141A true JPH01165141A (ja) | 1989-06-29 |
Family
ID=6337151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243786A Pending JPH01165141A (ja) | 1987-09-29 | 1988-09-27 | 完全パラメータ化可能回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0309926A3 (ja) |
| JP (1) | JPH01165141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10851075B2 (en) | 2007-09-10 | 2020-12-01 | Sumitomo Dainippon Pharma Oncology, Inc. | Stat3 pathway inhibitors and cancer stem cell inhibitors |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1279846B1 (it) * | 1995-08-11 | 1997-12-18 | Rossi & Catelli Spa | Impianto di imbottigliamento asettico in continuo |
-
1988
- 1988-09-22 EP EP19880115611 patent/EP0309926A3/de not_active Withdrawn
- 1988-09-27 JP JP63243786A patent/JPH01165141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10851075B2 (en) | 2007-09-10 | 2020-12-01 | Sumitomo Dainippon Pharma Oncology, Inc. | Stat3 pathway inhibitors and cancer stem cell inhibitors |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0309926A3 (de) | 1990-12-05 |
| EP0309926A2 (de) | 1989-04-05 |
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