JPH01164116A

JPH01164116A - 遅延回路

Info

Publication number: JPH01164116A
Application number: JP62322287A
Authority: JP
Inventors: Isao Shimotsuhama; 下津浜　功; Masaya Tamamura; 雅也玉村; Yoshio Watabe; 由夫渡部; Kazumi Ogawa; 小川　一美; Takehito Doi; 土井　岳人
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-12-19
Filing date: 1987-12-19
Publication date: 1989-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］本発明は、パルスを用いる機器の各所で使用される遅延
回路に関し、遅延回路を含む回路の製造コストの低減化および設計時
間の短縮を目的とし、遅延ゲートに容量可変な接合型コンデンサを付加して、
上記接合型コンデンサの両端の印加電圧を制御して遅延
時間を調整することを含み構成する。

［産業上の利用分野］本発明は、パルスを用いる機器の各所で使用される遅延
回路に関する。

［従来の技術１第６図は、従来の回路構成図である。同図において、６
１．６２はフリップフロップ回路、６３は複数の遅延ゲ
ートで構成される遅延回路である。第７図は、このとき
のデータおよびクロックの波形図である。同図において
、（ａ）はフリップフロップ回路６１に入力するデータ
信号、（ｂ）はフリップフロップ回路６１より出力され
、フリップフロップ回路６２に入力するデータ信号、（
Ｃ）はフリップフロップ回路６１に入力するクロック信
号、（ｄ）はフリップフロップ回路６２に人力するクロ
ック信号である。　ｔｐｃｔｔはフリップフロップ回路
６１の内部遅延時間、ｔｐｄ２は遅延回路６３による遅
延時間を表している。このような回路の場合、データ信
号の立上がり、立下がりの中間でクロック信号が入力さ
れるのが望ましい。

フリップフロップ回路６１がクロック信号を受けてデー
タを入力し、処理して出力するときにデータ信号に遅延
時間（ｔｐｄｌ）が生じる。従って、フリップフロップ
回路６２でデータ処理を行なう際、フリップフロップ回
路６１と同じクロー２り信号を用いるとクロック信号と
データ信号の位相にずれが生じ、最悪の場合は間違った
データを読み込んで誤動作をすることがある。従って、
遅延回路６３を設けてフリップフロップ回路６１の出力
が確定するまでクロック信号が遅れるように、遅延時間
（ｔｐｄ２）を調整する必要がある。このとき従来は、
第６図のように複数の遅延ゲートを設けて、その数を変
えて遅延時間を調整していた。

［発明が解決しようとする問題点］しかし、ＩＣチップ内の遅延ゲートの数を変更するには
、−度完成したチップを検査し、マスクを変更して作り
直す必要がある。また、遅延ゲートの数をもって遅延時
間を調整するので、微妙な２＋ｉｌ整が困難である。こ
のため、遅延時間の調節が一回の作り直しで決定される
とは限らず、何回も作り直すことがある。従って、製造
コストが高くなるばかりでなく、改良に費やす時間も非
常にかかるといった問題があった。

そこで本発明は、遅延回路を含む回路の製造コストの低
減化および設計時間の短縮を目的とする。

［問題点を解決するための手段］上記の問題点は、遅延ゲートに容量可変な接合型コンデ
ンサを付加して、上記接合型コンデンサの両端の印加電
圧を制御して遅延時間を調整することを特徴とする遅延
回路により解決される。

第１図は本発明の遅延回路の原理図を示す、同図におい
て、ｌ、２は遅延ゲート、３は印加電圧により容量が変
化する接合型コンデンサ、４は印加電圧の調節に用いる
容量値コントロール端子である。

［作用］ゲートの遅延時間は、負荷容量により変化する。また負
荷容量としての接合型コンデンサの容５１ｃは、印加電
圧をＶとして１／ｒｖに比例する。負荷容量に対する遅
延時間の特性図を第２図に、印加電圧に対する接合型コ
ンデンサの容量の特性図を第３図に示す。

本発明の遅延回路は、上記の特性を利用し、遅延回路に
付加した接合型コンデンサ３の容量値コントロール端子
４の電圧を変更することにより、遅延時間を調整可能と
する。たとえば、遅延時間を長くしたいときは、コンデ
ンサにかける電圧を小さくすることにより容量を大きく
する。これにより遅延時間が長くなる０反対に遅延時間
を短くしたいときは、コンデンサにかける電圧を大きく
して容量を小さくする。これにより遅延時間が短くなる
。

［実施例］第４図は、本発明の遅延回路の第１の実施例の構成図で
ある０回路は、ＥＣＬ（エミッタ結合論理回路）ゲート
の出力部分に接合型コンデンサを付加した構成である。

同図において、４１はデータを入力するトランジスタ、
４２は基準電圧を入力するトランジスタ、４３は出力ト
ランジスタ、４４はＥＣＬゲートの出力部に接続した接
合型コンデンサ、４５は接合型コンデンサの容量値を調
節するコントロール端子、４６．４７は定電流源である
。

接合型コンデンサ４４はＩＣ内部では、例えばＮ・埋込
み領域とそれに接してＰＮ接合を形成する表面から伸び
るＰ型領域とで構成される。そしてこのＰＮ接合には逆
バイアスが印加され、接合部に生じる空乏層がコンデン
サとして利用される。

次に動作を説明すると、コントロール端子４５の電圧を
変化させて、接合型コンデンサ４４の容量値を変えるこ
とにより遅□延時間を調節する。これにより、遅延時間
の調節が容易になり、設計段階における配線のやり直し
の回数が減少する。また、遅延時間を精度よ＜７Ａｍす
ることが可能となる。

第５図は、本発明の遅延回路の第２の実施例の構成図で
ある０回路は、ＥＣＬゲートのＣ３）ランジスタのコレ
クタに接合型コンデンサを付加した構成である。同図に
おいて、５１はデータを入力するトランジスタ、５２は
基準電圧を入力するトランジスタ、５３は出力トランジ
スタ、５４はＥＣＬゲートのＣ５）ランジスタのコレク
タに接続した接合型コンデンサ、５５は接合型コンデン
サの容量値を調節するコントロール端子、５６．５７は
定電流源である・コントロール端子５５にかける電圧を調整して、接合型
コンデンサ５４の容量を変化させて遅延時間を調節する
。従って、配線のやり直しがなくなりので、製造コスト
が低くなり、また設計時間が短縮される。この他にも遅
延時間の微妙な調節が可能となる利点がある。

なお、実施例ではＥＣＬ　（ＣＭＬ）を用いたが、他の
回路（たとえばＴＴＬ、Ｉ２　Ｌ等）に用いてもよい。

［発明の効果］本発明の遅延回路によれば、遅延ゲートの数を変えるこ
とがないので、配線のやり直し、すなわちマスクの変更
がなくなる。従って、製造コストが低減されるほかに、
設計時間も短縮される。また、遅延時間の微調整も可能
となる利点もある。

【図面の簡単な説明】

第１図は、本発明の遅延回路の原理図、第２図は、負荷
容量に対する遅延時間の特性図。第３図は、印加電圧に対する接合型コンデンサの容量の
特性図、第４図は、本発明の遅延回路の第１の実施例の構成図、第５図は、本発明の遅延回路の第２の実施例の構成図、第６図は、従来の回路構成図。第７図は、データおよびクロックの波形図であ（符号の
説明）ｌ、２・・・遅延ゲート、３．４４．５４・・・接合型コンデンサ。４・・・容量値コントロール端子。４１．５１・・・データを入力するトランジスタ。４２．５２・・・基準電圧を入力するトランジスタ、４３．５３・・・出力トランジスタ。４５．５５・・・コントロール端子、４６．４７．５６．５７・・・定電流源。６１．６２・・・フリップフロップ回路、６３・・・遅
延回路。（ａ）、（ｂ）・・・データ信号、（ｃ）、（ｄ）・・・クロック信号。ｊ　　：　ｋ３２饗（τ呵シコンテ゛ン７木宅朗の５耳
回了をψ厭理団第１図負旨瞥璧頁面１１テ対邊斜閂閤ψ将婬囮第２図卸ｎ口噸１圧、１て女寸する、■１Ｇ−煤ｊコンチ°シ
フめψ−１φ律牛り托ｒざ第３図手元シ験ム四距Φ第１切實楚例φ構べ国第５図

Claims

【特許請求の範囲】

遅延ゲートに容量可変な接合型コンデンサを付加して、
上記接合型コンデンサの両端の印加電圧を制御して遅延
時間を調整することを特徴とする遅延回路。