JPH01164116A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH01164116A JPH01164116A JP62322287A JP32228787A JPH01164116A JP H01164116 A JPH01164116 A JP H01164116A JP 62322287 A JP62322287 A JP 62322287A JP 32228787 A JP32228787 A JP 32228787A JP H01164116 A JPH01164116 A JP H01164116A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- capacitor
- delay time
- time
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
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- 239000004071 soot Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
本発明は、パルスを用いる機器の各所で使用される遅延
回路に関し、 遅延回路を含む回路の製造コストの低減化および設計時
間の短縮を目的とし、 遅延ゲートに容量可変な接合型コンデンサを付加して、
上記接合型コンデンサの両端の印加電圧を制御して遅延
時間を調整することを含み構成する。
回路に関し、 遅延回路を含む回路の製造コストの低減化および設計時
間の短縮を目的とし、 遅延ゲートに容量可変な接合型コンデンサを付加して、
上記接合型コンデンサの両端の印加電圧を制御して遅延
時間を調整することを含み構成する。
[産業上の利用分野]
本発明は、パルスを用いる機器の各所で使用される遅延
回路に関する。
回路に関する。
[従来の技術1
第6図は、従来の回路構成図である。同図において、6
1.62はフリップフロップ回路、63は複数の遅延ゲ
ートで構成される遅延回路である。第7図は、このとき
のデータおよびクロックの波形図である。同図において
、(a)はフリップフロップ回路61に入力するデータ
信号、(b)はフリップフロップ回路61より出力され
、フリップフロップ回路62に入力するデータ信号、(
C)はフリップフロップ回路61に入力するクロック信
号、(d)はフリップフロップ回路62に人力するクロ
ック信号である。 tpcttはフリップフロップ回路
61の内部遅延時間、tpd2は遅延回路63による遅
延時間を表している。このような回路の場合、データ信
号の立上がり、立下がりの中間でクロック信号が入力さ
れるのが望ましい。
1.62はフリップフロップ回路、63は複数の遅延ゲ
ートで構成される遅延回路である。第7図は、このとき
のデータおよびクロックの波形図である。同図において
、(a)はフリップフロップ回路61に入力するデータ
信号、(b)はフリップフロップ回路61より出力され
、フリップフロップ回路62に入力するデータ信号、(
C)はフリップフロップ回路61に入力するクロック信
号、(d)はフリップフロップ回路62に人力するクロ
ック信号である。 tpcttはフリップフロップ回路
61の内部遅延時間、tpd2は遅延回路63による遅
延時間を表している。このような回路の場合、データ信
号の立上がり、立下がりの中間でクロック信号が入力さ
れるのが望ましい。
フリップフロップ回路61がクロック信号を受けてデー
タを入力し、処理して出力するときにデータ信号に遅延
時間(tpdl)が生じる。従って、フリップフロップ
回路62でデータ処理を行なう際、フリップフロップ回
路61と同じクロー2り信号を用いるとクロック信号と
データ信号の位相にずれが生じ、最悪の場合は間違った
データを読み込んで誤動作をすることがある。従って、
遅延回路63を設けてフリップフロップ回路61の出力
が確定するまでクロック信号が遅れるように、遅延時間
(tpd2)を調整する必要がある。このとき従来は、
第6図のように複数の遅延ゲートを設けて、その数を変
えて遅延時間を調整していた。
タを入力し、処理して出力するときにデータ信号に遅延
時間(tpdl)が生じる。従って、フリップフロップ
回路62でデータ処理を行なう際、フリップフロップ回
路61と同じクロー2り信号を用いるとクロック信号と
データ信号の位相にずれが生じ、最悪の場合は間違った
データを読み込んで誤動作をすることがある。従って、
遅延回路63を設けてフリップフロップ回路61の出力
が確定するまでクロック信号が遅れるように、遅延時間
(tpd2)を調整する必要がある。このとき従来は、
第6図のように複数の遅延ゲートを設けて、その数を変
えて遅延時間を調整していた。
[発明が解決しようとする問題点]
しかし、ICチップ内の遅延ゲートの数を変更するには
、−度完成したチップを検査し、マスクを変更して作り
直す必要がある。また、遅延ゲートの数をもって遅延時
間を調整するので、微妙な2+il整が困難である。こ
のため、遅延時間の調節が一回の作り直しで決定される
とは限らず、何回も作り直すことがある。従って、製造
コストが高くなるばかりでなく、改良に費やす時間も非
常にかかるといった問題があった。
、−度完成したチップを検査し、マスクを変更して作り
直す必要がある。また、遅延ゲートの数をもって遅延時
間を調整するので、微妙な2+il整が困難である。こ
のため、遅延時間の調節が一回の作り直しで決定される
とは限らず、何回も作り直すことがある。従って、製造
コストが高くなるばかりでなく、改良に費やす時間も非
常にかかるといった問題があった。
そこで本発明は、遅延回路を含む回路の製造コストの低
減化および設計時間の短縮を目的とする。
減化および設計時間の短縮を目的とする。
[問題点を解決するための手段]
上記の問題点は、遅延ゲートに容量可変な接合型コンデ
ンサを付加して、上記接合型コンデンサの両端の印加電
圧を制御して遅延時間を調整することを特徴とする遅延
回路により解決される。
ンサを付加して、上記接合型コンデンサの両端の印加電
圧を制御して遅延時間を調整することを特徴とする遅延
回路により解決される。
第1図は本発明の遅延回路の原理図を示す、同図におい
て、l、2は遅延ゲート、3は印加電圧により容量が変
化する接合型コンデンサ、4は印加電圧の調節に用いる
容量値コントロール端子である。
て、l、2は遅延ゲート、3は印加電圧により容量が変
化する接合型コンデンサ、4は印加電圧の調節に用いる
容量値コントロール端子である。
[作用]
ゲートの遅延時間は、負荷容量により変化する。また負
荷容量としての接合型コンデンサの容51cは、印加電
圧をVとして1/rvに比例する。負荷容量に対する遅
延時間の特性図を第2図に、印加電圧に対する接合型コ
ンデンサの容量の特性図を第3図に示す。
荷容量としての接合型コンデンサの容51cは、印加電
圧をVとして1/rvに比例する。負荷容量に対する遅
延時間の特性図を第2図に、印加電圧に対する接合型コ
ンデンサの容量の特性図を第3図に示す。
本発明の遅延回路は、上記の特性を利用し、遅延回路に
付加した接合型コンデンサ3の容量値コントロール端子
4の電圧を変更することにより、遅延時間を調整可能と
する。たとえば、遅延時間を長くしたいときは、コンデ
ンサにかける電圧を小さくすることにより容量を大きく
する。これにより遅延時間が長くなる0反対に遅延時間
を短くしたいときは、コンデンサにかける電圧を大きく
して容量を小さくする。これにより遅延時間が短くなる
。
付加した接合型コンデンサ3の容量値コントロール端子
4の電圧を変更することにより、遅延時間を調整可能と
する。たとえば、遅延時間を長くしたいときは、コンデ
ンサにかける電圧を小さくすることにより容量を大きく
する。これにより遅延時間が長くなる0反対に遅延時間
を短くしたいときは、コンデンサにかける電圧を大きく
して容量を小さくする。これにより遅延時間が短くなる
。
[実施例]
第4図は、本発明の遅延回路の第1の実施例の構成図で
ある0回路は、ECL(エミッタ結合論理回路)ゲート
の出力部分に接合型コンデンサを付加した構成である。
ある0回路は、ECL(エミッタ結合論理回路)ゲート
の出力部分に接合型コンデンサを付加した構成である。
同図において、41はデータを入力するトランジスタ、
42は基準電圧を入力するトランジスタ、43は出力ト
ランジスタ、44はECLゲートの出力部に接続した接
合型コンデンサ、45は接合型コンデンサの容量値を調
節するコントロール端子、46.47は定電流源である
。
42は基準電圧を入力するトランジスタ、43は出力ト
ランジスタ、44はECLゲートの出力部に接続した接
合型コンデンサ、45は接合型コンデンサの容量値を調
節するコントロール端子、46.47は定電流源である
。
接合型コンデンサ44はIC内部では、例えばN・埋込
み領域とそれに接してPN接合を形成する表面から伸び
るP型領域とで構成される。そしてこのPN接合には逆
バイアスが印加され、接合部に生じる空乏層がコンデン
サとして利用される。
み領域とそれに接してPN接合を形成する表面から伸び
るP型領域とで構成される。そしてこのPN接合には逆
バイアスが印加され、接合部に生じる空乏層がコンデン
サとして利用される。
次に動作を説明すると、コントロール端子45の電圧を
変化させて、接合型コンデンサ44の容量値を変えるこ
とにより遅□延時間を調節する。これにより、遅延時間
の調節が容易になり、設計段階における配線のやり直し
の回数が減少する。また、遅延時間を精度よ<7Amす
ることが可能となる。
変化させて、接合型コンデンサ44の容量値を変えるこ
とにより遅□延時間を調節する。これにより、遅延時間
の調節が容易になり、設計段階における配線のやり直し
の回数が減少する。また、遅延時間を精度よ<7Amす
ることが可能となる。
第5図は、本発明の遅延回路の第2の実施例の構成図で
ある0回路は、ECLゲートのC3)ランジスタのコレ
クタに接合型コンデンサを付加した構成である。同図に
おいて、51はデータを入力するトランジスタ、52は
基準電圧を入力するトランジスタ、53は出力トランジ
スタ、54はECLゲートのC5)ランジスタのコレク
タに接続した接合型コンデンサ、55は接合型コンデン
サの容量値を調節するコントロール端子、56.57は
定電流源である・ コントロール端子55にかける電圧を調整して、接合型
コンデンサ54の容量を変化させて遅延時間を調節する
。従って、配線のやり直しがなくなりので、製造コスト
が低くなり、また設計時間が短縮される。この他にも遅
延時間の微妙な調節が可能となる利点がある。
ある0回路は、ECLゲートのC3)ランジスタのコレ
クタに接合型コンデンサを付加した構成である。同図に
おいて、51はデータを入力するトランジスタ、52は
基準電圧を入力するトランジスタ、53は出力トランジ
スタ、54はECLゲートのC5)ランジスタのコレク
タに接続した接合型コンデンサ、55は接合型コンデン
サの容量値を調節するコントロール端子、56.57は
定電流源である・ コントロール端子55にかける電圧を調整して、接合型
コンデンサ54の容量を変化させて遅延時間を調節する
。従って、配線のやり直しがなくなりので、製造コスト
が低くなり、また設計時間が短縮される。この他にも遅
延時間の微妙な調節が可能となる利点がある。
なお、実施例ではECL (CML)を用いたが、他の
回路(たとえばTTL、I2 L等)に用いてもよい。
回路(たとえばTTL、I2 L等)に用いてもよい。
[発明の効果]
本発明の遅延回路によれば、遅延ゲートの数を変えるこ
とがないので、配線のやり直し、すなわちマスクの変更
がなくなる。従って、製造コストが低減されるほかに、
設計時間も短縮される。また、遅延時間の微調整も可能
となる利点もある。
とがないので、配線のやり直し、すなわちマスクの変更
がなくなる。従って、製造コストが低減されるほかに、
設計時間も短縮される。また、遅延時間の微調整も可能
となる利点もある。
第1図は、本発明の遅延回路の原理図、第2図は、負荷
容量に対する遅延時間の特性図。 第3図は、印加電圧に対する接合型コンデンサの容量の
特性図、 第4図は、本発明の遅延回路の第1の実施例の構成図、 第5図は、本発明の遅延回路の第2の実施例の構成図、 第6図は、従来の回路構成図。 第7図は、データおよびクロックの波形図であ(符号の
説明) l、2・・・遅延ゲート、 3.44.54・・・接合型コンデンサ。 4・・・容量値コントロール端子。 41.51・・・データを入力するトランジスタ。 42.52・・・基準電圧を入力するトランジスタ、 43.53・・・出力トランジスタ。 45.55・・・コントロール端子、 46.47.56.57・・・定電流源。 61.62・・・フリップフロップ回路、63・・・遅
延回路。 (a)、(b)・・・データ信号、 (c)、(d)・・・クロック信号。 j : k32饗(τ呵シコンテ゛ン7木宅朗の5耳
回了をψ厭理団 第1図 負旨瞥璧 頁面11テ対邊斜閂閤ψ将婬囮 第2図 卸n口噸1圧、1て女寸する、■1G−煤jコンチ°シ
フめψ−1φ律牛り托rざ第3図 手元シ験ム四距Φ第1切實楚例φ構べ国第5図
容量に対する遅延時間の特性図。 第3図は、印加電圧に対する接合型コンデンサの容量の
特性図、 第4図は、本発明の遅延回路の第1の実施例の構成図、 第5図は、本発明の遅延回路の第2の実施例の構成図、 第6図は、従来の回路構成図。 第7図は、データおよびクロックの波形図であ(符号の
説明) l、2・・・遅延ゲート、 3.44.54・・・接合型コンデンサ。 4・・・容量値コントロール端子。 41.51・・・データを入力するトランジスタ。 42.52・・・基準電圧を入力するトランジスタ、 43.53・・・出力トランジスタ。 45.55・・・コントロール端子、 46.47.56.57・・・定電流源。 61.62・・・フリップフロップ回路、63・・・遅
延回路。 (a)、(b)・・・データ信号、 (c)、(d)・・・クロック信号。 j : k32饗(τ呵シコンテ゛ン7木宅朗の5耳
回了をψ厭理団 第1図 負旨瞥璧 頁面11テ対邊斜閂閤ψ将婬囮 第2図 卸n口噸1圧、1て女寸する、■1G−煤jコンチ°シ
フめψ−1φ律牛り托rざ第3図 手元シ験ム四距Φ第1切實楚例φ構べ国第5図
Claims (1)
- 遅延ゲートに容量可変な接合型コンデンサを付加して、
上記接合型コンデンサの両端の印加電圧を制御して遅延
時間を調整することを特徴とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322287A JPH01164116A (ja) | 1987-12-19 | 1987-12-19 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322287A JPH01164116A (ja) | 1987-12-19 | 1987-12-19 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01164116A true JPH01164116A (ja) | 1989-06-28 |
Family
ID=18141950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62322287A Pending JPH01164116A (ja) | 1987-12-19 | 1987-12-19 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01164116A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193476A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 半導体集積回路装置 |
-
1987
- 1987-12-19 JP JP62322287A patent/JPH01164116A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193476A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 半導体集積回路装置 |
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