JPH01159717A - 電子装置の電波放出防止方式 - Google Patents
電子装置の電波放出防止方式Info
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- JPH01159717A JPH01159717A JP31823587A JP31823587A JPH01159717A JP H01159717 A JPH01159717 A JP H01159717A JP 31823587 A JP31823587 A JP 31823587A JP 31823587 A JP31823587 A JP 31823587A JP H01159717 A JPH01159717 A JP H01159717A
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- 238000000034 method Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 20
- 101150065817 ROM2 gene Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第10図)
発明が解決しようとする問題点
問題点を解決するための手段(第1図)作用
実施例
(a)一実施例の説明(第2図、第3図)(6)他の実
施例の説明(第4図、第5図)(C)別の実施例の説明 (第6図、第7図、第8図、第9図) 発明効果 〔概要〕 プロセッサのアドレスバスに接続されたコネクタから有
害電波が放出されるのを防止するための電子装置の電波
放出防止方式に関し、 外部に放出される電波レベルを低(することを目的とし
、 プロセッサのアドレスバスに、外部装置接続用コネクタ
を有する電子装置において、該アドレスバスと該コネク
タとを切離す切離し部を設け、該切離し部は該コネクタ
に外部装置が接続されていないことを示す指示に応じて
、該アドレスバスと該コネクタとを切離す。
施例の説明(第4図、第5図)(C)別の実施例の説明 (第6図、第7図、第8図、第9図) 発明効果 〔概要〕 プロセッサのアドレスバスに接続されたコネクタから有
害電波が放出されるのを防止するための電子装置の電波
放出防止方式に関し、 外部に放出される電波レベルを低(することを目的とし
、 プロセッサのアドレスバスに、外部装置接続用コネクタ
を有する電子装置において、該アドレスバスと該コネク
タとを切離す切離し部を設け、該切離し部は該コネクタ
に外部装置が接続されていないことを示す指示に応じて
、該アドレスバスと該コネクタとを切離す。
本発明は、プロセッサのアドレスバスに接続されたコネ
クタから有害電波が放出されるのを防止するための電子
装置の電波放出防止方式に関する。
クタから有害電波が放出されるのを防止するための電子
装置の電波放出防止方式に関する。
プロセッサを用いた電子装置は、パーソナルコンピュー
タ、デイスプレィ、プリンタ等広く利用されている。
タ、デイスプレィ、プリンタ等広く利用されている。
このような電子装置では、増設メモリ(RAM、ROM
)等外部装置接続用のコネクタを有しているが、コネク
タは装置外部に露出しているため、不要電波の発生源と
なるおそれがあり、その対策が望まれている。
)等外部装置接続用のコネクタを有しているが、コネク
タは装置外部に露出しているため、不要電波の発生源と
なるおそれがあり、その対策が望まれている。
第10図は従来技術の説明図である。
第10図(A)に示すように、プリンタ等の電子装置本
体1にはプロセッサ(CPUという)10のアドレスバ
ス12に種々の回路が接続され、増設ユニット(増設R
OMカートリッジ等)2が増設できるものは、接続のた
めのコネクタ11が接続される。
体1にはプロセッサ(CPUという)10のアドレスバ
ス12に種々の回路が接続され、増設ユニット(増設R
OMカートリッジ等)2が増設できるものは、接続のた
めのコネクタ11が接続される。
例えば、プリンタでは、標準外の文字フォントカートリ
ッジが増設ユニット2として、増設できる。
ッジが増設ユニット2として、増設できる。
このコネクタ11は装置の外部に露出しており、CPU
l0を有するプリント板からアドレスバス12を延長し
て接続される。
l0を有するプリント板からアドレスバス12を延長し
て接続される。
このような電子装置では、近年プロセッサの処理能力の
向上に伴い、アドレスバス12上のアドレスの切換えも
高速化されており、アドレスバス12では高周波のアド
レス信号が存在している。
向上に伴い、アドレスバス12上のアドレスの切換えも
高速化されており、アドレスバス12では高周波のアド
レス信号が存在している。
一方、増設ユニット2は、必ず接続されるものではなく
、接続されない場合もある。
、接続されない場合もある。
アドレスバス12はコネクタ11に接続されているので
、増設ユニット2の接続/未接続にかかわらず、コネク
タ11端にアドレス信号が出力される。
、増設ユニット2の接続/未接続にかかわらず、コネク
タ11端にアドレス信号が出力される。
このため、増設ユニット2が接続されている時は、増設
ユニット2自体がシールドとなり、有害電波の放出は生
じないが、増設ユニット2が接!されていない場合は、
第10図(B)に示す如く、コネクタ11端が剥き出し
となり、アドレス信号のスイッチングがそのまま電波と
なり外部に出力されてしまうという問題が生じていた。
ユニット2自体がシールドとなり、有害電波の放出は生
じないが、増設ユニット2が接!されていない場合は、
第10図(B)に示す如く、コネクタ11端が剥き出し
となり、アドレス信号のスイッチングがそのまま電波と
なり外部に出力されてしまうという問題が生じていた。
近年、係る有害電波による悪影客防止の意味で、有害電
波に対する規格も厳しくなっており、係る有害電波の放
出を防止することが求められている。
波に対する規格も厳しくなっており、係る有害電波の放
出を防止することが求められている。
本発明は、外部に放出される電波レベルを低くすること
のできる電子装置の電波放出防止方式を提供することを
目的とする。
のできる電子装置の電波放出防止方式を提供することを
目的とする。
第1図は本発明の原理説明図である。
図中、第10図で示したものと同一のものは同一の記号
で示してあり、13は切離し部であり、アドレスバス1
2とコネクタ11とを切離すものであり、コネクタ11
に外部装置が接続されていないことを示す指示に応じて
、アドレスバス12とコネクタ11とを電気的に切離す
ものである。
で示してあり、13は切離し部であり、アドレスバス1
2とコネクタ11とを切離すものであり、コネクタ11
に外部装置が接続されていないことを示す指示に応じて
、アドレスバス12とコネクタ11とを電気的に切離す
ものである。
本発明では、コネクタ11に外部機器が接続されていな
い場合には、コネクタ11がアドレスバス12から切り
離されるので、コネクタ11端に高周波アドレス信号が
出力されず、コネクタ11からの電波放出を防止できる
。
い場合には、コネクタ11がアドレスバス12から切り
離されるので、コネクタ11端に高周波アドレス信号が
出力されず、コネクタ11からの電波放出を防止できる
。
又、−iにコネクタ11は装置フレームに設けられるた
め、CPUl0のプリント板からアドレスバス12を延
長して接続するが、係るプリント仮に切離し部13を設
ければ、アドレスバス12の総延長が短くなり、アドレ
スバス12がアンテナとなって有害電波が放出されるの
を最小限にできる。
め、CPUl0のプリント板からアドレスバス12を延
長して接続するが、係るプリント仮に切離し部13を設
ければ、アドレスバス12の総延長が短くなり、アドレ
スバス12がアンテナとなって有害電波が放出されるの
を最小限にできる。
(a) 一実施例の説明
第2図は本発明の一実施例構成図であり、第3図は本発
明の一実施例処理フロー図である。
明の一実施例処理フロー図である。
第2図中、第1図及び第10図で示したものと同一のも
のは同一の記号で示してあり、13aはアドレスバスバ
ッファであり、イネーブル信号によって電気的にイネー
ブルとなるものである。
のは同一の記号で示してあり、13aはアドレスバスバ
ッファであり、イネーブル信号によって電気的にイネー
ブルとなるものである。
次に、第3図を用いて動作を説明する。
先づ、増設ROM2の先頭番地には必ず“O”のデータ
を書き込んでおく等の決められたフォーマツティングを
しておく。
を書き込んでおく等の決められたフォーマツティングを
しておく。
ここで、図示しないデータバスはプルアップ(Full
Up)にしておくものとする。
Up)にしておくものとする。
CPUl0はアドレスバスバッファ13aめイネーブル
を解除し、アドレスバス12を介し、アドレスバスバッ
ファ13a1コネクク11のルートで増設ROMの先頭
アドレスを出力する。
を解除し、アドレスバス12を介し、アドレスバスバッ
ファ13a1コネクク11のルートで増設ROMの先頭
アドレスを出力する。
CPU10は、このアドレス送出に対し、図示しないデ
ータバス上データを取り込み、ROM2の先頭番地の内
容をリードする。
ータバス上データを取り込み、ROM2の先頭番地の内
容をリードする。
リードした内容が“O”であれば、ROM2の先頭番地
のII OIIを読んだことになり、ROM2がコネク
タ11に接続されていると判定し、終了する。
のII OIIを読んだことになり、ROM2がコネク
タ11に接続されていると判定し、終了する。
一方、リードした内容が“0°゛でなければ、ROM2
がコネクタ11に接続されていないと判定し、CPUl
0はイネーブル信号をハイとして、アドレスバスバッフ
ァ13aをイネーブルとし、コネクタ11とアドレスバ
ス12を電気的に接続する。
がコネクタ11に接続されていないと判定し、CPUl
0はイネーブル信号をハイとして、アドレスバスバッフ
ァ13aをイネーブルとし、コネクタ11とアドレスバ
ス12を電気的に接続する。
このようにして、増設ROM2をイニシャル動作時に、
その特定アドレスをアクセスすることによって接続の有
無を判定し、切離し制御する。
その特定アドレスをアクセスすることによって接続の有
無を判定し、切離し制御する。
これによって、コネクタ11端からの電波放出を押さえ
且つアドレスバスの総延長を短(し、電波レベルを低下
する。
且つアドレスバスの総延長を短(し、電波レベルを低下
する。
ら)他の実施例の説明
第4図は本発明の他の実施例構成図である。
図中、第1図、第2図及び第10図で示したものと同一
のものは同一の記号で示してあり、14はライトボート
であり、CPUl0がアドレスバスバッファ13aのイ
ネーブル信号を操作するためのものである。
のものは同一の記号で示してあり、14はライトボート
であり、CPUl0がアドレスバスバッファ13aのイ
ネーブル信号を操作するためのものである。
第2図の実施例では、CPUl0がイネーブル信号を直
接送出しているが、この実施例では、CPUl0がライ
トボート14のイネーブルオン/オフを書込むことによ
ってアドレスバスバッファ13aのイネーブルを制御で
き、CPUl0の負荷を軽減できる。
接送出しているが、この実施例では、CPUl0がライ
トボート14のイネーブルオン/オフを書込むことによ
ってアドレスバスバッファ13aのイネーブルを制御で
き、CPUl0の負荷を軽減できる。
CPUl0の処理フローは、第3図と同一であり、CP
Ul0はライトボート14の操作により実行できる。
Ul0はライトボート14の操作により実行できる。
第5図は本発明の更に他の実施例構成図である。
図中、第1図、第2図、第4図及び第10図で示したも
のと同一のものは同一の記号で示してあり、20は接地
ラインであり、増設ROM2側に設けられるもの、15
はプルアップ抵抗であり、アドレスバスバッファ13a
のイネーブル端子に接続されたものである。
のと同一のものは同一の記号で示してあり、20は接地
ラインであり、増設ROM2側に設けられるもの、15
はプルアップ抵抗であり、アドレスバスバッファ13a
のイネーブル端子に接続されたものである。
この例は、CPUl0が増設ROM2の接続をチエツク
することなしにアドレスバス12の切離しを行うもので
ある。
することなしにアドレスバス12の切離しを行うもので
ある。
増設ROM2がコネクタ11に接続されてない時は、プ
ルアンプ抵抗15によって、イネーブル信号が“ハイ”
レベルとなり、アドレスバスバッファ13μの出力がイ
ネーブルとなり、アドレスバス12とコネクタ11とが
電気的に切離される。
ルアンプ抵抗15によって、イネーブル信号が“ハイ”
レベルとなり、アドレスバスバッファ13μの出力がイ
ネーブルとなり、アドレスバス12とコネクタ11とが
電気的に切離される。
一方、増設ROM2がコネクタ11に接続されると、ア
ドレスバスバッファ13aのイネーブル信号が、ROM
2側の接地ライン20でグランドレベルとなり、アドレ
スバスバッファ13aを介しアドレスバス12とコネク
タ11とが接続され、アドレス信号が正常に出力される
。
ドレスバスバッファ13aのイネーブル信号が、ROM
2側の接地ライン20でグランドレベルとなり、アドレ
スバスバッファ13aを介しアドレスバス12とコネク
タ11とが接続され、アドレス信号が正常に出力される
。
この構成では1.CPU10のチエツク処理なしに実現
でき、CPUl0の負荷を減少するとともに、ROMの
みならずRAMであっても実現でき、更に他の外部機器
、ケーブルでも実現できる。
でき、CPUl0の負荷を減少するとともに、ROMの
みならずRAMであっても実現でき、更に他の外部機器
、ケーブルでも実現できる。
(C) 別の実施例の説明
第6図は本発明の別の実施例構成図である。
図中、第2図で示したものと同一のものは同一の記号で
示してあり、2a〜2nは増設RAM(Randam
Access Memory)であり、各々容量の異な
るもの、16は表示器であり、各種の表示を行うもので
ある。
示してあり、2a〜2nは増設RAM(Randam
Access Memory)であり、各々容量の異な
るもの、16は表示器であり、各種の表示を行うもので
ある。
この例では、内部オプションとして拡張メモリを追加す
るプリンタを示し、ユーザーがオプションとして容量の
違うプリント板に実装されたメモ’J 2 a〜2nの
内、必要な容量のものをコネクタ11に接続して使用す
るものである。
るプリンタを示し、ユーザーがオプションとして容量の
違うプリント板に実装されたメモ’J 2 a〜2nの
内、必要な容量のものをコネクタ11に接続して使用す
るものである。
この場合も、第2図、第3図等の実施例と同様に増設R
AMの接続チエツクを行うが、メモリ容量のチエツクに
よって接続/未接続を判定できる。
AMの接続チエツクを行うが、メモリ容量のチエツクに
よって接続/未接続を判定できる。
第7図は本発明の別の実施例処理フロー図である。
電源投入後、CPUl0は動作確認のプログラムを実行
する。
する。
CPUl0は、表示器16に”WA I T”の表示を
行い、図示しない内部RAMをチエツクする。
行い、図示しない内部RAMをチエツクする。
内部RAMのチエツク後オプションのRAMをチエツク
する。
する。
CPtJloはアドレスバス12を介し次々とメモリ゛
アドレスを発し、データをRAMに書込み、次に書込ん
だデータをRAMから読出しチエツクする。
アドレスを発し、データをRAMに書込み、次に書込ん
だデータをRAMから読出しチエツクする。
これによって、IM(メガ)byteまで正常にリード
/ライトできれば、表示器16にIMbyte OK
と表示し、IMbyteのオプションRAM2aが正常
に接続されたことを知らしめる。
/ライトできれば、表示器16にIMbyte OK
と表示し、IMbyteのオプションRAM2aが正常
に接続されたことを知らしめる。
同様に2Mb y t eまで正常にリード/ライトで
きれば、表示器16に2Mbyte OKと表示し、
2MbyteのオプションRAM2bが正常に接続され
たことを知らしめる。
きれば、表示器16に2Mbyte OKと表示し、
2MbyteのオプションRAM2bが正常に接続され
たことを知らしめる。
更に4Mbyteまで正常にリード/ライI・できれば
、表示器16に4Mbyte OKと表示し、4Mb
y t eのオプションRAM2Cが正常に接続され
たことを知らしめる。
、表示器16に4Mbyte OKと表示し、4Mb
y t eのオプションRAM2Cが正常に接続され
たことを知らしめる。
一方、IMbyteも正常にリード/ライトできなけれ
ば、WAIT表示のまま終了し、オプションRAMが正
常に接続されてないことを示す。
ば、WAIT表示のまま終了し、オプションRAMが正
常に接続されてないことを示す。
この実施例で、オプションを追加した場合に、正常に実
装されたことと、動作が正常であることを表示するよう
にしてオペレータに知らしめることができる。
装されたことと、動作が正常であることを表示するよう
にしてオペレータに知らしめることができる。
即ち・拡張メモリでは、メモリが実装されたこと、実装
メモリの容量を表示する。
メモリの容量を表示する。
そして、IMbyteで“NO”の場合には、オプショ
ンメモリが実装されないので、表示はされず、第2図、
第4図又は第5図と同様にコネクタ11とアドレスバス
12との切離しが行われる。
ンメモリが実装されないので、表示はされず、第2図、
第4図又は第5図と同様にコネクタ11とアドレスバス
12との切離しが行われる。
第8図は本発明の更に別の実施例構成図、第9図は本発
明の更に別の実施例説明図である。
明の更に別の実施例説明図である。
第8図中、第2図で示したものと同一のものは同一の記
号で示してあり、17a、17bはインターフェイス用
コネクタであり、フレーム一体のコネクタシェルに接続
され、データの受信のためケーブルが接続されるもの、
L8aはセントロニクスインターフェイス回路であり、
セントロニクスインターフェイスのためのもの、18b
はR3−232Cインタ一フエイス回路であり、R3−
2320インターフエイスのためのもの、19はスライ
ド式とびらであり、コネクタシェルにおいてコネクタ1
7a、17bの前面を左右に移動可能なものである。
号で示してあり、17a、17bはインターフェイス用
コネクタであり、フレーム一体のコネクタシェルに接続
され、データの受信のためケーブルが接続されるもの、
L8aはセントロニクスインターフェイス回路であり、
セントロニクスインターフェイスのためのもの、18b
はR3−232Cインタ一フエイス回路であり、R3−
2320インターフエイスのためのもの、19はスライ
ド式とびらであり、コネクタシェルにおいてコネクタ1
7a、17bの前面を左右に移動可能なものである。
3 as 3 bは接続ケーブルであり、各々両端にコ
ネクタ30.31を有しているものである。
ネクタ30.31を有しているものである。
この例は、不要電波の放出は露出コネクタのみならず、
露出された接続ケーブルによっても起ることから、これ
を防止せんとするものである。
露出された接続ケーブルによっても起ることから、これ
を防止せんとするものである。
即ち、複数のコネクタの内、一つからデータを受信する
プリンタにおいては、ノイズ防止のためコネクタシェル
とフレームを一体化した構造をとっている。
プリンタにおいては、ノイズ防止のためコネクタシェル
とフレームを一体化した構造をとっている。
この場合、インターフェイスは2つあるが、使用するの
は1つである。
は1つである。
ところが、交互に使用したりする場合には、第9図(A
)のように使用中のインターフェイスコネクタ17bに
ケーブル3bを接続する他に、未使用のインターフェイ
スコネクタ17aにもケーブル3aを接続したままにし
ておくことがある。
)のように使用中のインターフェイスコネクタ17bに
ケーブル3bを接続する他に、未使用のインターフェイ
スコネクタ17aにもケーブル3aを接続したままにし
ておくことがある。
この場合、ケーブル3bは一端がコネクタ30でコネク
タ17bに接続され、他端はコネクタ31でパーソナル
コンピュータ4等のコネクタ40に接続されるので、ケ
ーブル3bのシールド線の両端は図の如(接地され、電
波放出の問題はない。
タ17bに接続され、他端はコネクタ31でパーソナル
コンピュータ4等のコネクタ40に接続されるので、ケ
ーブル3bのシールド線の両端は図の如(接地され、電
波放出の問題はない。
ところが、未使用のケーブル3aは、コネクタ30によ
ってプリンタ1のコネクタ17aに接続されており、他
端は開放されている。
ってプリンタ1のコネクタ17aに接続されており、他
端は開放されている。
従って、ケーブル3aのシールド線は一端(コネクタ1
7a)でのみ接地される。
7a)でのみ接地される。
この時、プリンタ1の内部の接地SGレベルは、特にク
ロック成分によって高周波がのり、シールド線を介しケ
ーブル3aがアンテナの役目を果し強力な電波を放出し
てしまう。
ロック成分によって高周波がのり、シールド線を介しケ
ーブル3aがアンテナの役目を果し強力な電波を放出し
てしまう。
そこで、この例では、コネクタシェルにスライド式とび
ら19を設け、例えばコネクタ17bを使用するには、
スライド式とびら19をコネクタ17aを覆うようにス
ライドしなければならない構成とすることによって、同
時に1つのケーブルしかコネクタ17a、17bに接続
できないようにした。
ら19を設け、例えばコネクタ17bを使用するには、
スライド式とびら19をコネクタ17aを覆うようにス
ライドしなければならない構成とすることによって、同
時に1つのケーブルしかコネクタ17a、17bに接続
できないようにした。
これによって、未使用のケーブルをコネクタに接続した
ままの状態を防止し、不要輻射(電波放出)を防止する
。
ままの状態を防止し、不要輻射(電波放出)を防止する
。
又、上述の実施例では、プリンタを例に説明したが、デ
イスプレィ等信のプロセッサを有する電子装置に適用で
き、外部機器も種々のものを用いることができる。
イスプレィ等信のプロセッサを有する電子装置に適用で
き、外部機器も種々のものを用いることができる。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以上説明した様に、本発明によれば、外部接続用コネク
タに外部機器が接続されない時は、コネクタをアドレス
バスから切り離すので、不要な電波放出を防止できると
いう効果を奏する他に、アドレスバスの総延長が短(な
るので、電波レベルも低減するという効果を奏し、他の
機器等へのを害電波の発生を極力を押えることができる
。
タに外部機器が接続されない時は、コネクタをアドレス
バスから切り離すので、不要な電波放出を防止できると
いう効果を奏する他に、アドレスバスの総延長が短(な
るので、電波レベルも低減するという効果を奏し、他の
機器等へのを害電波の発生を極力を押えることができる
。
第1図は本発明の原理説明図、
第2図は本発明の一実施例樽成図、
第3図は本発明の一実施例処理フロー図、第4図、第5
図は本発明の他の実施例構成図、第6図は本発明の別の
実施例構成図、 第7図は本発明の別の実力石側処理フロー図、第8図は
本発明の更に別の実施例構成図、第9図は本発明の更に
別の実施例説明図、第10図は従来技術の説明図である
。 図中、1・・・電子装置、 10−・プロセッサ(CPU)、 11・・−コネクタ、 12−・アドレスバス、 13−・−切離し部、 2−・−増設ユニット(外部機器)。 第1図 一臭斑JIfIl処理フロー図 第3図 第4図 別め衷指#11贋成記 第6図
図は本発明の他の実施例構成図、第6図は本発明の別の
実施例構成図、 第7図は本発明の別の実力石側処理フロー図、第8図は
本発明の更に別の実施例構成図、第9図は本発明の更に
別の実施例説明図、第10図は従来技術の説明図である
。 図中、1・・・電子装置、 10−・プロセッサ(CPU)、 11・・−コネクタ、 12−・アドレスバス、 13−・−切離し部、 2−・−増設ユニット(外部機器)。 第1図 一臭斑JIfIl処理フロー図 第3図 第4図 別め衷指#11贋成記 第6図
Claims (1)
- 【特許請求の範囲】 プロセッサ(10)のアドレスバス(12)に、外部装
置接続用コネクタ(11)を有する電子装置において、 該アドレスバス(12)と該コネクタ(11)とを切離
す切離し部(13)を設け、 前記切離し部(13)は、該コネクタ(11)に外部装
置が接続されていないことを示す指示に応じて、 該アドレスバス(12)と該コネクタ(11)とを切離
すことを 特徴とする電子装置の電波放出防止方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31823587A JPH01159717A (ja) | 1987-12-16 | 1987-12-16 | 電子装置の電波放出防止方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31823587A JPH01159717A (ja) | 1987-12-16 | 1987-12-16 | 電子装置の電波放出防止方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01159717A true JPH01159717A (ja) | 1989-06-22 |
Family
ID=18096935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31823587A Pending JPH01159717A (ja) | 1987-12-16 | 1987-12-16 | 電子装置の電波放出防止方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01159717A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03280499A (ja) * | 1990-03-29 | 1991-12-11 | Anritsu Corp | シールド装置 |
JPH05265885A (ja) * | 1992-03-18 | 1993-10-15 | Oki Electric Ind Co Ltd | ノイズ低減回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60167049A (ja) * | 1984-02-09 | 1985-08-30 | Trio Kenwood Corp | 記憶デ−タ転送方式 |
-
1987
- 1987-12-16 JP JP31823587A patent/JPH01159717A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60167049A (ja) * | 1984-02-09 | 1985-08-30 | Trio Kenwood Corp | 記憶デ−タ転送方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03280499A (ja) * | 1990-03-29 | 1991-12-11 | Anritsu Corp | シールド装置 |
JPH05265885A (ja) * | 1992-03-18 | 1993-10-15 | Oki Electric Ind Co Ltd | ノイズ低減回路 |
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