JPH01154212A

JPH01154212A - マイクロプロセッサのリセット方式

Info

Publication number: JPH01154212A
Application number: JP62312031A
Authority: JP
Inventors: Junichi Yoshimura; 純一吉村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-11
Filing date: 1987-12-11
Publication date: 1989-06-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕パワーオンリセット機能およびマニュアルリセット機能
を有するマイクロプロセッサのリセット方式に関し、パワーオンリセットとマニュアルリセットを区別でき、
パワーオンリセット時の初期化は、マニュアルリセット
時においては行わないようにしたリセット方式を提供す
ることを目的とし、パワーオンの後一定時間経過すると
第１ステータスから第２ステータスに切り替わるタイマ
ー部を備え、該タイマー部のステータスを読み取って、
前記第１ステータスであるときは初期化プログラムを実
行し、一方、前記第２ステータスであるときは該初期化
プログラムの直後のステップを実行するように構成する
。

〔産業上の利用分野〕

本発明はパワーオンリセット機能およびマニュアルリセ
ット機能を有するマイクロプロセッサのリセット方式に
関する。

マイクロプロセッサは、中央処理部（（Ｐ　Ｕ）、ＲＯ
Ｍ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅ＋ｍｏｒｙ）　、ＲＡ
Ｍ　（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）、入
出力部（Ｉｎｐｕｔｌｏｕｔｐｕｔ）等から構成され、
ＲＯＭ内に格納されたプログラムを実行するのが一般的
である。

プログラムの実行に際してはＲＡＭ、Ｉｌｏ。

外部回路等の初期化が行われるが、通常は電源役人時の
パワーオンリセットまたはリセットスイッチ操作時のマ
ニュアルリセットがその初期化の機能を果す。後者のリ
セットスイッチ操作時とは、例えば（ＰＵの暴走時等の
オペレータによりリセットスイッチが押されることを意
味する。本発明は上記のマイクロプロセッサにおけるリ
セット動作について言及する。

〔従来の技術〕

第５図はマイクロプロセッサの一般的な構成を示す図で
ある。９本図において、マイクロプロセッサ１０は図示
するとおり、中央処理部（（ＰＵ）　１１と、プログラ
ムを格納するＲＯＭ　１２と、データの一時記憶を行う
ＲＡＭ　１３と、データの入出力部（Ｉｌｏ）　１４と
からなり、これらはアドレス・データバスＡＤＢによっ
て結ばれる。

第５図中、本発明に特に関連するのはりセント回路１５
であり、ＣＲ時定数回路１６とリセットスイッチ１７と
からなる。

第６図は一般的なマイクロプロセッサのリセット動作を
説明するためのタイムチャートである。

本図を参照すると、第５図のマイクロプロセッサ１０で
は次のようにリセット動作が行われる。まず、電源投入
が行われたとすると（（２）欄のＰＯＷ−ＯＮ）、ＣＲ
時定数回路１６での充電電圧がスレッシシルトレベル（
（１）欄のＴＨ）に至るまで、（ＰＵリセット状態とな
る（（４）欄のハツチングの部分）、これにより初期化
プログラムが実行され（（５）欄の初期化）　、ＲＡＭ
、Ｉｌｏ、＋（７）抽斗部回路等が初期化される。

次に、電源投入以外の要因でリセットをかける必要があ
るとき、オペレータはリセットスイッチ１７を操作（オ
ン）し、（ＰＵリセットを行う。

いわゆるマニュアルリセットである。このときも、前記
パワーオンリセットと全く等価な状態となり、初期化プ
ログラムの実行によるＲＡＭ、Ｉｌｏ、外部回路等の初
期化が行われる。

〔発明が解決しようとする問題点〕

上述したマイクロプロセッサのリセット動作は極めて一
般的であり、広範に行われている。ところがある種の装
置に組み込まれるマイクロプロセッサとしては、上述し
た一般的なリセット動作では都合が悪いことがある。つ
まり、パワーオンリセットもマニュアルリセットも全く
同様な初期化を行ったのでは都合が悪いことがある。

具体例を挙げると、伝送端局装置内の警報等を行う回路
に組み込まれるマイクロプロセッサにおいては、何らか
の異常で警報表示がある時に、マイクロプロセッサが暴
走した場合、オペレータはマイクロプロセッサをリセッ
トするためにリセットスイッチ１７を押す、そうすると
、その警報表示はマニュアルリセットにより、初期化の
プログラムが実行され再び消えてしまう。これではどこ
が異常かを示す警報表示が消えてしまい、異常の修復不
能という問題を生じさせる。またもう１つの例としては
、二重化されている回路系で、現用系に故障が生じたと
き、予備系に自動的に切り替わる機能を有する回路に組
み込まれるマイクロプロセッサにおいては、自動切替の
後にマイクロプロセソサが暴走した場合、その故障を発
見したオペレータがマニュアルリセットを行うと、初期
化のプログラムが実行され、前記回路系は、故障の回復
をせぬまま再び現用系に切り戻されてしまい、通信サー
ビスを著しく悪化させてしまうという問題がある。

本発明はパワーオンリセットとマニュアルリセットを区
別でき、パワーオンリセット時の初期化は、マニュアル
リセット時においては行わないようにしたリセット方式
を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の原理構成を図解的に示す図である。新
たに導入されたのはタイマー部２１と、ＲＯＭ　１２内
に格納された条件分岐プログラムＰである。条件分岐プ
ログラムＰは初期化プログラムの前に置かれ、初期化プ
ログラムを実行するか、または初期化プログラムを実行
せず、その直後のステップ■に飛ぶかのいずれかを判断
する。この判断の対象はタイマー部２１によって表示さ
れるステータスである。このステータスは第１ステータ
スＳ１か、第２ステータスＳ２であり、第１ステータス
Ｓｌはパワーオン（電源投入）後の一定時間経過までで
あり、その後は第２ステータスＳ２を表示する。電源断
後、再びパワーオンすれば第１ステータスＳ１になる。

〔作　用］第１ステータスＳ１のもとでリセット回路１５が働くと
きは、パワーオンによるリセットであることが分かる。

パワーオンからしばらく経って、第２ステータスＳ２の
もとてリセット回路１５が働くときは、リセットスイッ
チ１７によるリセット（マニュアルリセット）であるこ
とが分かる。

パワーオンリセットであると分かれば初期化プログラム
を実行する。一方、マニュアルリセットであることが分
かれば初期化プログラムを実行することなく、その直後
のステップ■を実行する。

か（して、既述の例によれば、せっかく点灯した警報表
示を消してしまうとか、予備系のもとて正常動作を維持
しているのに、わざわざ故障のある現用系に切り戻して
しまう等の問題が解決される。なぜなら、マニュアルリ
セット時と分かれば、警報ランプの消灯や現用系への切
り戻しを伴う初期化プログラムを実行しないからである
。

〔実施例〕

第２図は本発明を実施するためのマイクロプロセッサの
一構成例を示す図である０本図において、既述の構成要
素と同様のものには同一の参照番号または記号を付して
示す。本発明に係るタイマー部２１は図示の位置にあり
、ステータス（ＳｌまたはＳ２）の読取りは（ＰＵ　１
１により、データバスＤＢを介して行われる。この読取
りは、アドレスデコーダ２２によりタイマー部２１がア
クセスされたことを検出したときに行われる。すなわち
、（ＰＵ　１１はアドレスバスＡＢを介し、タイマー部
２１に予め割あてたアドレスを送出、このアドレスをア
ドレスデコーダ２２が検出したとき、ステータス（Ｓｌ
またはＳ２）がデータバスＤＢに出力される。リセット
時の動作は次のとおりである。

第３図は本発明に係るマイクロプロセッサのリセット動
作を説明するためのタイムチャートである。第６図のタ
イムチャートと異なるのは、（５）欄のプログラムにお
いて、条件分岐プログラムＰが挿入された点と、（６）
　４１ｉ１１のタイマー部２１に対する読取り動作が加
えられた点と、（７）欄のステータス情報が判断対象に
なった点と、マニュアルリセット（リセットスイッチＳ
ＷのＯＮ）時に初期化プログラムが実行されない点（（
８１１１の×印参照）である０時刻ｔ　１　（（２）　
ｉ）におけるリセットのもとでの条件分岐プログラムＰ
において、ステータスを読み取ると３１である。このた
め（ＰＵ　１１は、現在のリセットはパワーオンによる
リセットであることを知り、初期化プログラムを′走ら
せる。この場合、Ｓｌの継続時間（（７）ａのτ２）は
、本来ＯＣＲ時定数回路１６によりリセットをかけるま
での時間（（１）欄のτ１）より長く、すなわちτ２＞
τ１に設定する。τ２〈τ１に設定すると、パワーオン
リセットであるにも拘らず、第２ステータスＳ２を検出
してしまうおそれがあるからである。

時刻ｔ２（（３）欄）におけるリセットのもとての条件
分岐プログラムＰにおいて、ステータスを読み取ると８
２である。このため（ＰＵ　１１は、現在のリセットは
マニュアルリセットによるリセットであることを知り、
初期化プログラムの実行を省略し、その直後のステップ
に飛ぶ。

第４図はアドレスデコーダおよびタイマー部の一例を示
す図であり、アドレスバスＡＢからのアドレスをビット
対応で第１人力に受信する複数のＥＸＯＲゲート３１と
ＯＲゲート３２とを有し、各ＥＸＯＲゲート３１の第２
人力にはデイツプスイッチ３３の対応する各出力が印加
される。デイツプスイッチ３３のオン、オフは、タイマ
ー部２１に予め割り当てられたアドレスビットの“１”
０”パターンに合わせて設定される。タイマー部２１を
アクセスするアドレスがアドレスバスＡＢを介しｃｐｕ
　ｎより与えられると、全ＥＸＯＲゲート３１の出力が
“０”となりＯＲゲート３２の出力が初めて“０”とな
る。このときがタイマー部２１の読取り時であり、ＣＲ
時定数回路３４の充電電圧がステータス？１１？１１と
してＯＲゲート３５よりデータバスＤＢに送出される。

充電電圧が十分上がり切っておらず、ＯＲゲート３５の
出力を“１”にするまでに至っていないときは第１ステ
ータスＳ１である。パワーオン後十分時間が経っていれ
ば、充電電圧は電源レベルまで上昇し、ＯＲゲート３５
の出力を“１″とする。これは第２ステータスＳ２を表
す。本図のＣＲ時定数回路３４の時定数τ２は、第３図
の（７）に示したとおりである。

アドレスデコーダ２２として第４図ではデイツプスイン
チを用いた場合を示したが、−旦定めたタイマー部２１
のアドレスを以後変更することがないのならば、単なる
ＩＣデコーダを用いて実現できる。

〔発明の効果〕

以上説明したように本発明によれば、パワーオンリセッ
トとマニュアルリセットとを（ＰＵ自身が判別でき、利
用用途を一層広げたマイクロプロセッサが実現される。

【図面の簡単な説明】

第１図は本発明の原理構成を図解的に示す図、第２図は
本発明を実施するためのマイクロプロセッサの一構成例
を示す図、第３図は本発明に係るマイクロプロセッサのリセット動
作を説明するためのタイムチャート、第４図はアドレス
デコーダおよびタイマー部の一例を示す図、第５図はマイクロプロセッサの一般的な構成を示す図、第６図は一般的なマイクロプロセッサのリセット動作を
説明するためのタイムチャートである。図において、ＩＯ・・・マイクロプロセッサ、１１・・・中央処理部、１２・・・ＲＯＭ。１５・・・リセット回路、１７・・・リセノトスインチ、２１・・・タイマー部、２２・・・アドレスデコーダ、３４・・・ＣＲ時定数回路、Ｐ・・・条件分岐プログラム、Ｓｌ・・・第１ステータス、Ｓｌ・・・第２ステータス。

Claims

【特許請求の範囲】１、電源投入時のパワーオンリセットおよびリセットス
イッチ操作時のマニュアルリセットの両機能を有し、パ
ワーオンリセット時のみ初期化プログラムが実行される
マイクロプロセッサ（１０）であって、パワーオンの後
一定時間（τ２）経過すると第１ステータス（Ｓ１）か
ら第２ステータス（Ｓ２）に切り替わるタイマー部（２
１）を備え、該タイマー部（２１）のステータスを読み
取って、前記第１ステータス（Ｓ１）であるときは初期
化プログラムを実行し、一方、前記第２ステータス（Ｓ
２）であるときは該初期化プログラムの直後のステップ
を実行することを特徴とするマイクロプロセッサのリセ
ット方式。２、前記パワーオンリセットおよび前記マニュアルリセ
ットをかけるまでの時間をτ１とすると、前記一定時間
τ２を、τ２＞τ１に設定する特許請求の範囲第１項記
載のリセット方式。３、前記マイクロプロセッサ（１０）内の中央処理部（
１１）は、該マイクロプロセッサ（１０）内のＲＯＭ（
１２）に格納された前記初期化プログラムの直前の条件
分岐プログラム（Ｐ）を実行し、該条件分岐プログラム
（Ｐ）のもとで前記タイマー部（２１）をアクセスし前
記第１または第２ステータス（Ｓ１、Ｓ２）を読み取る
特許請求の範囲第１項記載のリセット方式。４、前記時間τ２をＣＲ時定数回路（３４）で規定する
特許請求の範囲第１項記載のリセット方式。