JPH01144649A

JPH01144649A - 集積回路の配線構造

Info

Publication number: JPH01144649A
Application number: JP62303869A
Authority: JP
Inventors: Shin Shimizu; 伸清水; Yoshiki Shibata; 柴田　喜樹; Eiji Ikuta; 英二生田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-06
Anticipated expiration: 2012-01-29
Also published as: JP2575760B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＬＳＩ等の集積回路をセル方式に基づいて設
計する場合における、各セル間の配線構造に関するもの
である。

〔従来の技術〕

ＣＡ　Ｄ　［ｃｏｍｐｕｔｅｒ　ａｉｄｅｄ　ｄｅｓｉ
ｇｎｌにより集積回路を設計する場合、インバータ等の
基本回路素子からなる複数のセルを横並びに配列してセ
ル列を構成すると共に、このセル列を複数配置して各セ
ル列間に配線領域を形成するセル方式が用いられている
。このセル方式としては、予めセル領域が固定されたゲ
ートアレイ方式や、より自由度の高いスタンダードセル
方式がある。このようなセル方式を用いる場合、各セル
間の配線路を縦方向と横方向とで多層配線層における異
なる層に形成するのが一般的である。

第３図は、従来のゲートアレイ方式によるインパーク論
理セルのレイアウト例を示したものである。

この図における２点鎖線で囲まれた矩形の領域がセル３
１となる。このセル３１の横方向の両隣には、同様に構
成されたセルが多数並んで配列されている。また、この
セル３１の縦方向の両隣は、配線領域となっている。セ
ル３１内には、相補型ＭＯＳインバータを構成するｎチ
ャンネル型ＦＥＴの能動素子領域３２とｎチャンネル型
ＦＥＴの能動素子領域３３とが縦に並んで配置されてい
る。これらの能動素子領域３２・３３の各ゲート３４・
３５は、セル３１の中央（ｊ近で、コンタクト３６を介
して互いに接続されている。また、このコンタクト３６
は、第１層配線路３７及びコンタクＩ・３８を介して上
層の入力端子配線路３９に接続されている。能動素子領
域３２・３３及びゲ−１−３４・３５の上層には、多層
の配線層が形成されている。そして、第１層配線路３７
ば、この多層配線層の下層側である第１層（１点鎖線）
に形成されている。また、入力端子配線路３９は、この
多層配線層における上層側の第２層（実線）に形成され
ている。この入力端子配線路３９は、縦方向に両扉線領
域まで引き出され、相補型Ｍ○Ｓインバータにおける入
力端子となる。

ｎチャンネル型ＦＥＴの能動素子領域３２におけるソー
ス、及び、ｎチャンネル型Ｆ　Ｅ’ｒの能動素子領域３
３におけるドレインは、それぞれ複数のコンタクト４０
・・・を介して、共に第１層配線路４１に接続されてい
る。第１層配線路４１ば、多層配線層における第１層に
形成されている。そして、この第１層配線路４１は、セ
ル３１の中央付近で、コンタクト４２を介して上層の出
力端子配線路４３に接続されている。出力端子配線路４
３は、多層配線層における第２層に形成されている。こ
の出力端子配線路４３ば、前記入力端子配線路３９と並
んで縦方向に両扉線領域まで引き出され、相補型ＭＯＳ
インバータにおける出力端子となる。

ｎチャンネル型ＦＥＴの能動素子領域３２におけるドレ
インは、複数のコンタクト４４・・・を介して、上層の
電源端子配線路４５に接続されている。また、ｎチャン
ネル型ＦＥＴの能動素子領域３３におけるソースは、複
数のコンタクト４４・・・を介して、上層の接地端子配
線路４６に接続されている。これらの電源端子配線路４
５及び接地端子配線路４６は、多層配線層における第１
層に形成されている。能動素子領域３２のドレインに接
続する電源端子配線路４５は、同じ層内で縦方向の一方
の配線領域まで引き出され、電源電圧を供給する端子と
なる。また、能動素子領域３３のソースに接続する接地
端子配線路４６は、同じ層内で縦方向の他方の配線領域
まで引き出され、接地電圧を供給する端子となる。

第４図は、上記インハーク論理セルを配置した従来のゲ
ートアレイ方式におけるレイアウト例の一部を示したも
のである。

この図における２点鎖線で囲まれた領域がそれぞれセル
列４７となる。このセル列４７内に一ヒ記構成のセル３
１が多数様並びに配列されている。

このセル列４７の領域は、セル領域となる。また、各セ
ル列４７の間は、配線領域となる。セル列４７を構成す
る各セル３１からは、それぞれ入力端子配線路３９、出
力端子配線路４３、電源端子配線路４５及び接地端子配
線路４６がこの配線領域に引き出されている。ここで、
各配線路３９・４３・４５・４６は、縦方向と横方向と
でそれぞれ多層配線層における異なる層に形成する必要
がある。そして、従来は、入力端子配線路３９及び出力
端子配線路４３が第２層において縦方向に引き出されて
いたので、配線領域において横方向に引き回すには、第
１層の配線層を用いなければならない。従って、この入
力端子配線路３９及び出力端子配線路４３は、配線領域
において、コンタクト４８を介し下層の第１層に形成さ
れた横方向の入出力端子配線路４９に接続されていた。

また、電源端子配線路４５及び接地端子配線路４６は、
第１層のまま配線領域の端を横方向に引き回されていた
。なお、この電源端子配線路４５及び接地端子配線路４
６は、セル列４７内の端を第１層で横方向に引き回す場
合もある。

〔発明が解決しようとする問題点〕

しかしながら、従来のこのような配線構造は、下記の問
題点が生じていた。

■　第４図からも明らかなように、セル方式においては
、各セル３１から配線領域に引き出すための縦方向の配
線路に比べて、セル列４７におげる各セル３１の並び方
向である横方向の配線路の方が配線長が長くなる傾向に
ある。ところが、従来の配線構造では、信号線である入
力端子配線路３９及び出力端子配線路４３が多層配線層
における上層の第２層で縦方向に引き出され、下層の第
１層において入出力端子配線路４９として横方向に引き
回されていた。即ち、第２層に比べ配線容量の大きい第
１層における入出力端子配線路４９の配線長の方が長く
なり、信号線全体の配線容量を大きくしていた。この配
線容量は、集積回路の動作速度を決定づける重要な要因
となる。従って、このように信号線の配線容量が大きく
なることにより、集積回路の高速化の障害となっていた
。

■　従来は、電源電圧及び接地電圧を供給するだめの電
源端子配線路４５及び接地端子配線路４６が、配線領域
の端又はセル領域の端で横方向に引き回されていた。こ
のため、信号線の配線路を形成するための配線領域の面
積又は能動素子領域を形成するだめのセル領域の面積を
狭めないようにするためには、これらの配線路４５・４
６の線路幅をあまり広くとることができなかった。従っ
て、これらの配線路４５・４６に大きな電流を流すこと
が困難になり、素子を安定に高速動作させることができ
なかった。

■　また、能動素子領域３２・３３は、第１層の電源端
子配線路４５及び接地端子配線路４６によって一部が覆
われているだけなので、外部の雑音の影響を受は易かっ
た。

〔問題点を解決するための手段〕

本発明に係る集積回路の配線構造は、上記問題点を解決
するために、セル方式に基づき、セル列における各セル
の並び方向である横方向とこれに対して直交する縦方向
とで多層配線層の異なる層に配線路を形成するように設
計された集積回路の配線構造において、配線領域におけ
る信号線の横方向の配線路が各セルからこの配線領域に
信号線を引き出す縦方向の配線路より多層配線層におけ
る上層側に形成されると共に、電源電圧及び接地電圧を
供給する配線路がセル領域における多層配線層にそれぞ
れ横方向に形成されたことを特徴としている。

〔作　用〕

多層配線層の上層側に形成した配線路は、素子形成基板
との間の誘電体層が厚くなり、配線容量が小さくなる。

また、セル方式における配線路は、セル列を構成する各
セルの並び方向である横方向の方が縦方向に比べて線路
長が長くなる。従って、本発明のように、信号線の横方
向の配線路を縦方向より多層配線層の上層側に形成する
と、信号線全体の配線容量を低減することができる。

また、電源電圧及び接地電圧を供給する配線路をセル領
域における多層配線層に形成するので、セル領域に形成
する能動素子領域の面積や配線領域の面積に影響を与え
ることなく、広い幅に形成することができる。しかも、
最も電位の安定したこれらの配線路によって、幅広く下
層の能動素子領域を覆うことができるので、この能動素
子領域を外部の雑音からシールドすることができる。

さらに、従来、ラッチアップ防止用のガードリングを形
成した場合には、このガードリングに電源電圧又は接地
電圧を供給するために、ガードリングを与えたコンタク
トからこれらの配線路まで配線を引き回さなければなら
なかった。しかしながら、本発明のように電源電圧及び
接地電圧を供給する配線路が能動素子領域を覆うように
形成することが可能になれば、ガードリング上の任意の
位置でこれらの電圧を供給することができるようになる
。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

第２図は、ゲートアレイ方式によるインバータ論理セル
のレイアウト例を示したものである。

この図における２点鎖線で囲まれた矩形の領域がセル１
となる。このセル１の横方向の両隣には、同様に構成さ
れたセルが多数並んで配列されている。また、このセル
１の縦方向の両隣は、配線領域となっている。セル１内
には、相補型ＭＯＳインバータを構成するｐチャンネル
型ＦＥＴの能動素子領域２とｎチャンネル型ＦＢＴの能
動素子領域３とが縦に並んで配置されている。これらの
能動素子領域２・３の中央上層には、薄いゲート酸化膜
を介してゲート４・５がそれぞれ形成されている。ごれ
らのゲート４・５は、セル１の中央部でコンタクト６を
介して互いに接続されている。また、ゲート４は、セル
１の縦方向の一端部で、コンタクト７を介して入力端子
配線路８に接続され、一方の配線領域に引き出されてい
る。さらに、ゲート５は、セル１の縦方向の他端部で、
コンタクト９を介して入力端子配線路１０に接続され、
他方の配線領域に引き出されている。能動素子領域２・
３及びゲート４・５の上層には、多層の配線層が形成さ
れている。そして、これらの入力端子配線路８・１０ば
、この多層配線層の下層側である第１Ｎに形成され、相
補型ＭＯＳインバータの入力端子となる。

ｎチャンネル型ＦＥＴの能動素子領域２におけるソース
、及び、ｎチャンネル型ＦＥＴの能動素子領域３におけ
るドレインは、それぞれ複数のコンタクト１１・・・を
介して、配線層の第１層に形成された出力端子配線路１
２に共通に接続されている。この出力端子配線路１２ば
、縦方向の両端部をそれぞれ両扉線領域に引き出されて
、相補型ＭＯＳインバータの出力端子となる。

ｎチャンネル型ＦＥＴの能動素子領域２におけるドレイ
ンは、複数のコンタクト１３・・・を介して、多層配線
層の第１層に形成された第１層配線路１４に接続されて
いる。また、ｎチャンネル型ＦＥＴの能動素子領域３に
おけるソースは、複数のコンタクト１３・・・を介して
、同じく第１層に形成された第１層配線路１５に接続さ
れている。第１層配線路１４は、コンタクト１６・１６
を介して上層の電源端子配線路１７に接続されている。

また、第１層配線路１５は、コンタクト１８を介して上
層の接地端子配線路１９に接続されている。

これらの電源端子配線路１７及び接地端子配線路１９ば
、多層配線層における。上層側である第２層に形成され
ている。また、これらの電源端子配線路１７及び接地端
子配線路１９は、それぞれ各能動素子領域２・３の上層
を覆うように幅広に形成され、かつ、セル１の領域を超
えて横方向に長く形成されている。そして、この電源端
子配線路１７は、電源電圧を供給する端子となり、接地
端子配線路１９ば、接地電圧を供給する端子となる。

第１図は、上記インバータ論理セルを配置したゲーＩ・
アレイ方式におけろレイアウト例の一部を示したもので
ある。

この図における２点鎖線で囲まれた領域がそれぞれセル
列２０となる。このセル列２０内に上記構成のセルｌが
多数機並びに配列されている。このセル列２０の領域は
、セル領域となる。このセル領域における多層配線層の
第２層に形成された各セル１の電源端子配線路１７及び
接地端子配線路１９は、互いに横方向に長く繋がって、
セル列２０の側方に引き出されている。これらの電源端
子配線路１７及び接地端子配線路１９は、それぞれ各セ
ル１のｎチャンネル型ＦＥＴの能動素子領域２又すまｎ
チャンネル型Ｆ　Ｅ　Ｔの能動素子領域３を覆うような
幅広に形成されている。

また、各セル列２０の間が配線領域となる。セル列２０
を構成する各セル１からは、それぞれ多層配線層の第１
層に形成された入力端子配線路８・１０と出力端子配線
路１２とがこの配線領域に縦方向に引き出されている。

配線領域の横方向には、配線層の第２層に入出力端子配
線路２１・・・が多数形成されている。そして、縦方向
の各配線路８・１０・１２は、この横方向の入出力端子
配線路２１・・・にそれぞれコンタクト２２・・・を介
して接続され引き回されている。

」−記構酸により、各セル１の相補型ＭＯＳインバータ
における信号線は、線路長の短い縦方向が第１層の入力
端子配線路８・１０及び出力端子配線路１２によって形
成される。また、線路長の長い横方向は、第２層の入出
力端子配線路２１・・・によって形成される。従って、
線路長の長い横方向が多層配線層の上層側に形成される
ので、信号線全体の配線容量を低減することができる。

また、電源端子配線路１７及び接地端子配線路１９をセ
ル領域における多層配線層に形成するので、このセル領
域に形成する能動素子領域２・３の面積や配線領域の面
積に影響を与えることなく、幅広に形成することができ
る。しかも、最も電位の安定したこれらの配線路１７・
１９によって、下層の能動素子領域２・３を覆うので、
この能動素子領域２・３を外部の雑音からシールドする
ことができる。

さらに、電源端子配線路１７及び接地端子配線路１９を
多層配線層の第２層に横方向に形成するので、セル領域
における縦方向の信号線である第１層の出力端子配線路
１２等をもシールドすることができ、しかも、この出力
端子配線路１２等と能動素子領域２・３との接続も容易
にすることができる。

〔発明の効果〕

本発明に係る集積回路の配線構造は、以上のように、セ
ル方式に基づき、セル列における各セルの並び方向であ
る横方向とこれに対して直交する縦方向とで多層配線層
の異なる層に配線路を形成するように設計された集積回
路の配線構造において、配線領域における信号線の横方
向の配線路が各セルからこの配線領域に信号線を引き出
す縦方向の配線路より多層配線層における上層側に形成
されると共に、電源電圧及び接地電圧を供給する配線路
がセル領域における多層配線層にそれぞれ横方向に形成
された構成をなしている。

これにより、本発明に係る集積回路の配線構造は、下記
のような効果を奏する。

■　信号線において最も線路長の長い横方向の配線路を
多層配線層の上層側に形成するので、信号線全体の配線
容量が低減される。従って、集積回路の動作速度を高め
ることができる。

■　電源電圧及び接地電圧を供給する配線路を、セル領
域に形成する能動素子領域の面積や配線領域の面積に影
響を与えることなく、幅広く形成することができる。従
って、これらの配線路に大きな電流を流すことができる
ので、各素子の高速動作を安定化させることができる。

■　また、電源電圧及び接地電圧を供給する配線路をこ
のようにセル領域における多層配線層に幅広く形成する
ことにより、能動素子領域をこれらの配線路で覆うこと
ができる。従って、この能動素子領域が最も電位の安定
したこれらの配線路によってシールドされるので、外部
の雑音の影響を排除することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図はインバータ論理セルを用いたゲートアレイ
方式のレイアウト図、第２図はインバータ論理セルのレ
イアウト図である。第３図及び第４図は従来例を示すも
のであって、第３図はインバータ論理セルのレイアウト
図、第４図はインバータ論理セルを用いたゲートアレイ
方式のレイアウト図である。１はセル、２はｎチャンネル型ＦＥＴの能動素子領域、
３はｎチャンネル型ＦＥＴの能動素子領域、４・５はゲ
ート、８・１０は入力端子配線路（信号線の縦方向の配
線路）、１２は出力端子配線路（信号線の縦方向の配線
路）、１７は電源端子配線路（電源電圧を供給する配線
路）、１９は接地端子配線路（接地電圧を供給する配線
路）、２０はセル列、２１は入出力端子配線路（信号線
の横方向の配線路）である。第３図配棒−−−４５頒）つ広し− ３４ｒ、　　ヨ゛　　１１　　　　・］３１〜．−１、　．１　、−３２、：ｌｉ　。トセ　　　　　　　　　１１、　　　１　　　　　　　　　　　　　　ｔＩＬ　　
　　　　　　　　　　　　　　　、　　　　、　　　３
９頒　　　　１９．１　　　　　　　　頒珠、１」、　
１　　　　　　　　博１　　　　”１１、　　　１　　　、　　　　　　　　　　配°　　１
〜３７　　　　繰伸　４９′ ・　　　　、　　　・　　　　　　３６　　　　　　．
４Ｉ　　　　　・Ｉ！　　　　　　　　−２Ｑ　　　　
　　　　　Ａ　　　　　−第４図１′１「■　径り甘−−−−ｊ

Claims

【特許請求の範囲】

１、セル方式に基づき、セル列における各セルの並び方
向である横方向とこれに対して直交する縦方向とで多層
配線層の異なる層に配線路を形成するように設計された
集積回路の配線構造において、配線領域における信号線
の横方向の配線路が各セルからこの配線領域に信号線を
引き出す縦方向の配線路より多層配線層における上層側
に形成されると共に、電源電圧及び接地電圧を供給する
配線路がセル領域における多層配線層にそれぞれ横方向
に形成されたことを特徴とする集積回路の配線構造。