JPH01142855A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH01142855A JPH01142855A JP62300177A JP30017787A JPH01142855A JP H01142855 A JPH01142855 A JP H01142855A JP 62300177 A JP62300177 A JP 62300177A JP 30017787 A JP30017787 A JP 30017787A JP H01142855 A JPH01142855 A JP H01142855A
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は２ポートメモリを複数のマイクロプロセッサ
により交互にアクセスするメモリアクセス装置に関する
。
により交互にアクセスするメモリアクセス装置に関する
。
第３図は従来のメモリアクセス装置を示すブロック接続
図を示し、図において、１，２は２つのマイクロプロセ
ッサ（以下、ＣＰＵ−Ｌ、ＣＰＵ−Ｒという）、３はこ
れらのＣＰＵ−ＬｌおよびＣＰＵ−Ｒ２の相互間でデー
タのやりとりを行うために用いられる２ポートメモリで
ある。 第４図はこの２ポートメモリ３の具体構成を示すブロッ
ク接続図であり、３１．３２はＣＰＵ−ＬＬ、ＣＰＵ−
Ｒ２が指示するメモリ番地をメモリ３０に指令するため
のアドレスデコーダ、３３゜３４はＣＰＵ−Ｌｌ、ＣＰ
Ｕ−Ｒ２の各データバスＬ、データバスＲとメモリ３０
をインターフェースするための人出力バッファ（以下、
Ｉ１０バッファという）ＬおよびＩ１０バッファＲ１３
５はＣＰＵ−ＬｌとＣＰＵ−Ｒ２が同時にメモリ３０を
アクセスした場合に、どちらか一方のアクセスのみを可
能にし、他方のアクセスを保留するアビトレージョン回
路である。 次に動作について説明する。 ２ポートメモリ３は同等なアドレスバス、データバス、
コントロールバスを有し、それぞれ独立に、非同期にメ
モリ３０をアクセスできる０例えば、ＣＰＵ−Ｌｌから
ＣＰＵ−Ｒ２ヘデータを伝送する場合には、ＣＰＵ−Ｌ
ＬはＣＰＵ−Ｒ２に送信したいデータをメモリ３０内の
ある特定のメモリ番地に書き込む。 一方、ＣＰＵ−Ｒ２は同一メモリ番地からデータを読み
出すことにより、ＣＰＵ−Ｌｌから送信されたデータを
読むことができる。ＣＰＵ−Ｒ２からＣＰＵ−Ｌｌへの
データ伝送も同様に行なう。 また、上記アビトレージョン回路３５でアクセスを保留
される側のＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２に対しては
ビジー信号を出してその旨を指示し、これを待機させる
。そして、優先されたＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２
からのアクセスが完了すると、次いで保留されたそれぞ
れＣＰＵ−Ｒ２またはＣＰＵ−Ｌｌからのメモリに対す
るアクセスが可能となる。 第５図はＣＰＵ−ＬｌからＣＰＵ−Ｒ２へのデータ伝送
をメモリ番地１０番地と１１番地を用いて行う場合の説
明図である。同図において、ＣＰＵ−Ｌ １は時間ｔ１
にデータＤ１を１０番地に、また、時間ｔ、にはデータ
Ｄ２を１１番地に、さらに時間ｔ４＋ｔＳ＋ｔ？にはそ
れぞれデータＤ３゜Ｄ４．Ｄ５を１０．１１．１０番地
に凹き込む。 一方、ＣＰＵ−Ｒ２はＣＰＵ−Ｌ １の凹き込み動作と
は独立に、時間ｔ２に１０番地から、時間ｔ６には１１
番地からデータＤＩ、Ｄ４をそれぞれ読み出す、こうし
て、その時点での最新データであるデータＤ１とデータ
Ｄ４がＣＰＵ−ＬｌからＣＰＵ−Ｒ２へ転送されること
になる。このように、ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２のそ
れぞれは２ポートメモリ３をそれぞれ互いに非同期にア
クセスすることができ、ある１つの番地に格納されたデ
ータがそれ単独である１つの情報である場合（１ワード
データと称する）は、読み出した時点あるいは書き込み
を行った時点のデータそのものが、ある１つの情報とし
ての価値を有する。
図を示し、図において、１，２は２つのマイクロプロセ
ッサ（以下、ＣＰＵ−Ｌ、ＣＰＵ−Ｒという）、３はこ
れらのＣＰＵ−ＬｌおよびＣＰＵ−Ｒ２の相互間でデー
タのやりとりを行うために用いられる２ポートメモリで
ある。 第４図はこの２ポートメモリ３の具体構成を示すブロッ
ク接続図であり、３１．３２はＣＰＵ−ＬＬ、ＣＰＵ−
Ｒ２が指示するメモリ番地をメモリ３０に指令するため
のアドレスデコーダ、３３゜３４はＣＰＵ−Ｌｌ、ＣＰ
Ｕ−Ｒ２の各データバスＬ、データバスＲとメモリ３０
をインターフェースするための人出力バッファ（以下、
Ｉ１０バッファという）ＬおよびＩ１０バッファＲ１３
５はＣＰＵ−ＬｌとＣＰＵ−Ｒ２が同時にメモリ３０を
アクセスした場合に、どちらか一方のアクセスのみを可
能にし、他方のアクセスを保留するアビトレージョン回
路である。 次に動作について説明する。 ２ポートメモリ３は同等なアドレスバス、データバス、
コントロールバスを有し、それぞれ独立に、非同期にメ
モリ３０をアクセスできる０例えば、ＣＰＵ−Ｌｌから
ＣＰＵ−Ｒ２ヘデータを伝送する場合には、ＣＰＵ−Ｌ
ＬはＣＰＵ−Ｒ２に送信したいデータをメモリ３０内の
ある特定のメモリ番地に書き込む。 一方、ＣＰＵ−Ｒ２は同一メモリ番地からデータを読み
出すことにより、ＣＰＵ−Ｌｌから送信されたデータを
読むことができる。ＣＰＵ−Ｒ２からＣＰＵ−Ｌｌへの
データ伝送も同様に行なう。 また、上記アビトレージョン回路３５でアクセスを保留
される側のＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２に対しては
ビジー信号を出してその旨を指示し、これを待機させる
。そして、優先されたＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２
からのアクセスが完了すると、次いで保留されたそれぞ
れＣＰＵ−Ｒ２またはＣＰＵ−Ｌｌからのメモリに対す
るアクセスが可能となる。 第５図はＣＰＵ−ＬｌからＣＰＵ−Ｒ２へのデータ伝送
をメモリ番地１０番地と１１番地を用いて行う場合の説
明図である。同図において、ＣＰＵ−Ｌ １は時間ｔ１
にデータＤ１を１０番地に、また、時間ｔ、にはデータ
Ｄ２を１１番地に、さらに時間ｔ４＋ｔＳ＋ｔ？にはそ
れぞれデータＤ３゜Ｄ４．Ｄ５を１０．１１．１０番地
に凹き込む。 一方、ＣＰＵ−Ｒ２はＣＰＵ−Ｌ １の凹き込み動作と
は独立に、時間ｔ２に１０番地から、時間ｔ６には１１
番地からデータＤＩ、Ｄ４をそれぞれ読み出す、こうし
て、その時点での最新データであるデータＤ１とデータ
Ｄ４がＣＰＵ−ＬｌからＣＰＵ−Ｒ２へ転送されること
になる。このように、ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２のそ
れぞれは２ポートメモリ３をそれぞれ互いに非同期にア
クセスすることができ、ある１つの番地に格納されたデ
ータがそれ単独である１つの情報である場合（１ワード
データと称する）は、読み出した時点あるいは書き込み
を行った時点のデータそのものが、ある１つの情報とし
ての価値を有する。
従来のメモリアクセス装置は以上のように構成されてい
るので、複数の番地（ｎ個の番地）に格納された複数の
データによって、ある１つの情報を得る場合（ｎワード
データと称する）には、従来の２ポートメモリ３のよう
に送信側と受信側とが非同期にメモリ３０をナクセスで
きる構成においては、送信側がｎツー１分のデータの古
き込みを完了していないうちに受信側が読み出す場合が
あり、このような場合、受信側が受信したｎツー１分の
データの中には古いデータが含まれている場合があり、
誤ったデータを得ることになる。例えば、第６図におい
て、１０番地、１１番地の２つの番地に格納される２つ
のデータで１つのデータとなる２ワードデータを、ＣＰ
Ｕ−ＬｌからＣＰＵ−Ｒ２へ送信し、データＤＩＯとデ
ータＤｌｌで１つの情報、データＤ２０とデータＤ２１
とで１つの情報とする場合に、ＣＰＵ−Ｌ １は時間１
゜に１０番地へデータ１０を、時間ｔ、にデータ１１番
地へデータＤｌｌをそれぞれ書き込む。さらに、最新デ
ータとして、時間ｔ４に１０番地へデータＤ２０を、時
間１Ｓに１１番地へデータＤ２１をそれぞれ書き込む。 一方、ＣＰＵ−Ｒ２は時間ｔ２に１０番地からデータＤ
ＩＯを読み込み、時間ｔ、に１１番地より最新データで
あるデータＤ２１を読み出すこととなる。したがって、
受信側はデータＤＩＯとデータＤ２１により１つの２ワ
ードデータを認識することとなり、誤ったデータを受信
してしまうなどの問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、各々のＣＰＵが２ポートメモリを非同期にア
クセスしても、ｎワードデータを正しく送受信できるメ
モリアクセス装置を得ることを目的とする。
るので、複数の番地（ｎ個の番地）に格納された複数の
データによって、ある１つの情報を得る場合（ｎワード
データと称する）には、従来の２ポートメモリ３のよう
に送信側と受信側とが非同期にメモリ３０をナクセスで
きる構成においては、送信側がｎツー１分のデータの古
き込みを完了していないうちに受信側が読み出す場合が
あり、このような場合、受信側が受信したｎツー１分の
データの中には古いデータが含まれている場合があり、
誤ったデータを得ることになる。例えば、第６図におい
て、１０番地、１１番地の２つの番地に格納される２つ
のデータで１つのデータとなる２ワードデータを、ＣＰ
Ｕ−ＬｌからＣＰＵ−Ｒ２へ送信し、データＤＩＯとデ
ータＤｌｌで１つの情報、データＤ２０とデータＤ２１
とで１つの情報とする場合に、ＣＰＵ−Ｌ １は時間１
゜に１０番地へデータ１０を、時間ｔ、にデータ１１番
地へデータＤｌｌをそれぞれ書き込む。さらに、最新デ
ータとして、時間ｔ４に１０番地へデータＤ２０を、時
間１Ｓに１１番地へデータＤ２１をそれぞれ書き込む。 一方、ＣＰＵ−Ｒ２は時間ｔ２に１０番地からデータＤ
ＩＯを読み込み、時間ｔ、に１１番地より最新データで
あるデータＤ２１を読み出すこととなる。したがって、
受信側はデータＤＩＯとデータＤ２１により１つの２ワ
ードデータを認識することとなり、誤ったデータを受信
してしまうなどの問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、各々のＣＰＵが２ポートメモリを非同期にア
クセスしても、ｎワードデータを正しく送受信できるメ
モリアクセス装置を得ることを目的とする。
この発明に係るメモリアクセス装置は、２ポートメモリ
と並設された先着優先回路により、２つの出力ポートお
よび２つの入力ポートを有し、上記出力ポートの一方へ
出力される信号と他方へ出力される信号のいずれが先に
アクティブになったかを判定し、この先にアクティブに
なった一方の上記入力ポートにアクティブであることを
示す信号を送り、他方の入力ポートにイナクティブであ
ることを示す信号を送るようになし、一方、上記２ポー
トメモリを介してデータのやりとりをする複数のマイク
ロプロセッサによって、上記出力ポートへ上記アクティ
ブになった信号を出力し、上記入力ポートよりアクティ
ブであることを示す信号の入力を確認した後、上記２ポ
ートメモリをアクセスするように構成したものである。
と並設された先着優先回路により、２つの出力ポートお
よび２つの入力ポートを有し、上記出力ポートの一方へ
出力される信号と他方へ出力される信号のいずれが先に
アクティブになったかを判定し、この先にアクティブに
なった一方の上記入力ポートにアクティブであることを
示す信号を送り、他方の入力ポートにイナクティブであ
ることを示す信号を送るようになし、一方、上記２ポー
トメモリを介してデータのやりとりをする複数のマイク
ロプロセッサによって、上記出力ポートへ上記アクティ
ブになった信号を出力し、上記入力ポートよりアクティ
ブであることを示す信号の入力を確認した後、上記２ポ
ートメモリをアクセスするように構成したものである。
この発明における先着優先回路は、２ポートメモリに対
するアクセスの占有権をいずれか一方のＣＰＵにだけ与
え、その間他方のＣＰＵからその２ポートメモリをアク
セスできないようにし、２つのＣＰＵが互いに非同期で
２ポートメモリに対して読み書きしても、一方のＣＰＵ
がｎワードデータを書き込んでいる途中で、他方のＣＰ
Ｕが読み出したり、一方のＣＰＵが読み出している途中
で他方のＣＰＵが書き込みをしないようにして、一方か
ら他方へ複数ワードのデータを正しく送受信するように
作用する。
するアクセスの占有権をいずれか一方のＣＰＵにだけ与
え、その間他方のＣＰＵからその２ポートメモリをアク
セスできないようにし、２つのＣＰＵが互いに非同期で
２ポートメモリに対して読み書きしても、一方のＣＰＵ
がｎワードデータを書き込んでいる途中で、他方のＣＰ
Ｕが読み出したり、一方のＣＰＵが読み出している途中
で他方のＣＰＵが書き込みをしないようにして、一方か
ら他方へ複数ワードのデータを正しく送受信するように
作用する。
以下、この発明の一実施例を図について説明する。第１
図において、１はＣＰＵ−Ｌ、２はＣＰＵ−Ｒ１３は２
ポートメモリ、４．５はそれぞれＣＰＵ−Ｌｌ、ＣＰＵ
−Ｒ２側より１ビツトデータ出力するための出力ポート
、６はそれぞれの出力ポートから出力される１ビツトデ
ータが同時に確立しないようコントロールするための先
着優先回路、７．８はそれぞれＣＰＵ−Ｌｌ、ＣＰＵ−
Ｒ２側より１ビツトデータが確立しているか否か確認す
る信号を入力するための入力ポートである。 出力ボート４．５から出力される１ビツトデータは、各
ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２が２ポートメモリ３をアク
セスする占有権（他からのアクセスを拒む権利）を要求
するためのデータ（フラグ）として用い、入力ポードア
、８より入力されるデータによって、その要求が受けつ
けられたかどうか判定する。 第２図は各ＣＰＵ−Ｌ１．（ＣＰＵ−Ｒ）が２ポートメ
モリアクセスする場合のフローチャー１・である、以下
、動作をこのフローチャートに従って説明する。 例えば、ＣＰＵ−Ｌｌが２ポートメモリ３ヘデータを書
き込む場合、まず出力ポートＬ４よりアクセス占有権を
要求するフラグ°ｌパを出力する（ステップ５ＴＩ）、
このとき、ＣＰ Ｕ−Ｒ２の出カポ−）Ｒ５が“０”の
とき、すなわち、ＣＰＵ−Ｒ２が占有権を要求していな
い場合には、上記フラグ１”がそのまま確立し、入力ポ
ートＬ７を読み出すと“１”が入力される（ステップ５
７２）。そして、その入力データが“１°゛であるか否
かを判定しくステップ５Ｔ３）、“１°″であると判定
されたときは、ＣＰＵ−Ｌｌはアクセス占有権を有した
ことになり、ｎワードデータならそのｎツー１分のデー
タを２ポートメモリに書き込む（ステップ５Ｔ４）、こ
うして、このｎツー１分のデータアクセスが完了すると
、ＣＰＵ−Ｌｌは２ポートメモリ３へのアクセス占有権
を解放するため、出力ポート４より“°０”を出力する
（ステップ５Ｔ５）。 一方、ＣＰＵ−Ｌｌが出カポ−）Ｌ４よりフラグ１°゛
を出力した時点で、既に出力ポート５よリフラグ“１°
゛が出力されている場合、すなわち、ＣＰＵ−Ｒ２が占
有権を要求している場合には、先着優先回路６の作用に
より、入力ポードアからは″“０”が入力される。この
場合、ＣＰＵ−Ｌｌは入力ポートＬ７からの入力データ
“１”になるまで、すなわちＣＰＵ−Ｒ２がアクセス占
有権を開放するまで、ＣＰＵ−Ｌｌはくり返し、入力ポ
ードアよりデータを入力しながら待機する。入力データ
が１”になると、ＣＰＵ−Ｌｌがアクセス占有権を有し
たことになり、その後、ＣＰＵ−Ｌｌは２ポートメモリ
３をアクセスする。 このように、ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２が２ポートメ
モリ３をアクセスする場合には、必ず２ホードメモリア
クセス占有権を獲得してアクセスを行う構成であるため
、その占有権を獲得しているＣＰＵ−ＬＬまたはＣＰＵ
−Ｒ２の一方が上記フラグをセットしている限り、他が
アクセスすることができない。 したがって、送信側のＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２
がｎツー１分のデータを２ポートメモリに書き込む場合
も、ｎツー１分のデータを書き込むに先だって、出力ポ
ート４または５よりフラグ１１１”を出力し、アクセス
占有権を獲得する。そして、ｎツー１分のデータを書き
終わるまで占有権を有したままであれば、その途中に受
信側のＣＰＵ−Ｒ２またはＣＰＵ−Ｌｌが２ポートメモ
リ３を読み出すことはない、また、逆に上記受信側のＣ
ＰＵ−Ｒ２またはＣＰＵ−Ｌｌがｎツー１分のデータを
読み出す場合においても、ｎツー１分すべての読み出し
が完了するまで、受信側のＣＰＵ−Ｒ２またはＣＰＵ−
Ｌｌがメモリアクセス占有権を有しているため、その間
送信側ＣＰ Ｕ −Ｌｌ。 ＣＰＵ−Ｒ２は２ポートメモリ３をアクセスできない、
したがって、ｎワードデータの読み込み途中に新たなデ
ータが書き込まれることはない０以上のように、ｎワー
ドデータはその時点でのｎツー１分が正しく送信側から
受信側へ転送されることになる。 ここで、上記の何らかの裁定は、先着優先回路６にて行
われるものであり、各々の出力ポート４゜５に全く同時
に“１°”が出力された場合は、２つのＮＡＮＤ回路Ｎ
ｌ、Ｎ２の伝播遅延時間のわずかな差により、その時間
の短い方のＮＡＮＤ回路Ｎ１またはＮ２の方が速く“０
パを出力する。そのため、そのＮＡＮＤ回路Ｎ１または
Ｎ２に直接つながる出力ポート４または５を有する側の
ＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２が優先的に選択され、
他方の入力ポート８または７には０′°が入力される。 また、伝播遅延時間も全く同じとしても、２つのＮＡＮ
Ｄ回路Ｎ１．Ｎ２の何れかの電気的特性たとえばスレシ
ョルドレベルなどのわずかな差により、必ず入力ポード
ア、８の一方は“°１゛。 で他方は°“０”という状態に安定する。仮に、不安定
な状態になったとしても、各ＣＰＵ−ＬＬおよびＣＰＵ
−Ｒ２が入力ポートよりデータを読み込むまでには十分
安定している。 なお、上記実施例では２つのＣＰＵによる２ポートメモ
リのアクセスの場合について説明したが、２つのＣＰＵ
が非同期に同様のデバイスをアクセスする場合にも同様
の効果を奏する。
図において、１はＣＰＵ−Ｌ、２はＣＰＵ−Ｒ１３は２
ポートメモリ、４．５はそれぞれＣＰＵ−Ｌｌ、ＣＰＵ
−Ｒ２側より１ビツトデータ出力するための出力ポート
、６はそれぞれの出力ポートから出力される１ビツトデ
ータが同時に確立しないようコントロールするための先
着優先回路、７．８はそれぞれＣＰＵ−Ｌｌ、ＣＰＵ−
Ｒ２側より１ビツトデータが確立しているか否か確認す
る信号を入力するための入力ポートである。 出力ボート４．５から出力される１ビツトデータは、各
ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２が２ポートメモリ３をアク
セスする占有権（他からのアクセスを拒む権利）を要求
するためのデータ（フラグ）として用い、入力ポードア
、８より入力されるデータによって、その要求が受けつ
けられたかどうか判定する。 第２図は各ＣＰＵ−Ｌ１．（ＣＰＵ−Ｒ）が２ポートメ
モリアクセスする場合のフローチャー１・である、以下
、動作をこのフローチャートに従って説明する。 例えば、ＣＰＵ−Ｌｌが２ポートメモリ３ヘデータを書
き込む場合、まず出力ポートＬ４よりアクセス占有権を
要求するフラグ°ｌパを出力する（ステップ５ＴＩ）、
このとき、ＣＰ Ｕ−Ｒ２の出カポ−）Ｒ５が“０”の
とき、すなわち、ＣＰＵ−Ｒ２が占有権を要求していな
い場合には、上記フラグ１”がそのまま確立し、入力ポ
ートＬ７を読み出すと“１”が入力される（ステップ５
７２）。そして、その入力データが“１°゛であるか否
かを判定しくステップ５Ｔ３）、“１°″であると判定
されたときは、ＣＰＵ−Ｌｌはアクセス占有権を有した
ことになり、ｎワードデータならそのｎツー１分のデー
タを２ポートメモリに書き込む（ステップ５Ｔ４）、こ
うして、このｎツー１分のデータアクセスが完了すると
、ＣＰＵ−Ｌｌは２ポートメモリ３へのアクセス占有権
を解放するため、出力ポート４より“°０”を出力する
（ステップ５Ｔ５）。 一方、ＣＰＵ−Ｌｌが出カポ−）Ｌ４よりフラグ１°゛
を出力した時点で、既に出力ポート５よリフラグ“１°
゛が出力されている場合、すなわち、ＣＰＵ−Ｒ２が占
有権を要求している場合には、先着優先回路６の作用に
より、入力ポードアからは″“０”が入力される。この
場合、ＣＰＵ−Ｌｌは入力ポートＬ７からの入力データ
“１”になるまで、すなわちＣＰＵ−Ｒ２がアクセス占
有権を開放するまで、ＣＰＵ−Ｌｌはくり返し、入力ポ
ードアよりデータを入力しながら待機する。入力データ
が１”になると、ＣＰＵ−Ｌｌがアクセス占有権を有し
たことになり、その後、ＣＰＵ−Ｌｌは２ポートメモリ
３をアクセスする。 このように、ＣＰＵ−Ｌｌ、ＣＰＵ−Ｒ２が２ポートメ
モリ３をアクセスする場合には、必ず２ホードメモリア
クセス占有権を獲得してアクセスを行う構成であるため
、その占有権を獲得しているＣＰＵ−ＬＬまたはＣＰＵ
−Ｒ２の一方が上記フラグをセットしている限り、他が
アクセスすることができない。 したがって、送信側のＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２
がｎツー１分のデータを２ポートメモリに書き込む場合
も、ｎツー１分のデータを書き込むに先だって、出力ポ
ート４または５よりフラグ１１１”を出力し、アクセス
占有権を獲得する。そして、ｎツー１分のデータを書き
終わるまで占有権を有したままであれば、その途中に受
信側のＣＰＵ−Ｒ２またはＣＰＵ−Ｌｌが２ポートメモ
リ３を読み出すことはない、また、逆に上記受信側のＣ
ＰＵ−Ｒ２またはＣＰＵ−Ｌｌがｎツー１分のデータを
読み出す場合においても、ｎツー１分すべての読み出し
が完了するまで、受信側のＣＰＵ−Ｒ２またはＣＰＵ−
Ｌｌがメモリアクセス占有権を有しているため、その間
送信側ＣＰ Ｕ −Ｌｌ。 ＣＰＵ−Ｒ２は２ポートメモリ３をアクセスできない、
したがって、ｎワードデータの読み込み途中に新たなデ
ータが書き込まれることはない０以上のように、ｎワー
ドデータはその時点でのｎツー１分が正しく送信側から
受信側へ転送されることになる。 ここで、上記の何らかの裁定は、先着優先回路６にて行
われるものであり、各々の出力ポート４゜５に全く同時
に“１°”が出力された場合は、２つのＮＡＮＤ回路Ｎ
ｌ、Ｎ２の伝播遅延時間のわずかな差により、その時間
の短い方のＮＡＮＤ回路Ｎ１またはＮ２の方が速く“０
パを出力する。そのため、そのＮＡＮＤ回路Ｎ１または
Ｎ２に直接つながる出力ポート４または５を有する側の
ＣＰＵ−ＬｌまたはＣＰＵ−Ｒ２が優先的に選択され、
他方の入力ポート８または７には０′°が入力される。 また、伝播遅延時間も全く同じとしても、２つのＮＡＮ
Ｄ回路Ｎ１．Ｎ２の何れかの電気的特性たとえばスレシ
ョルドレベルなどのわずかな差により、必ず入力ポード
ア、８の一方は“°１゛。 で他方は°“０”という状態に安定する。仮に、不安定
な状態になったとしても、各ＣＰＵ−ＬＬおよびＣＰＵ
−Ｒ２が入力ポートよりデータを読み込むまでには十分
安定している。 なお、上記実施例では２つのＣＰＵによる２ポートメモ
リのアクセスの場合について説明したが、２つのＣＰＵ
が非同期に同様のデバイスをアクセスする場合にも同様
の効果を奏する。
以上のように、この発明によれば、先着優先回路を用い
て出力ポートおよび入力ポートの各１を介して、いずれ
か一方のＣＰＵにだけに２ポートメモリに対するアクセ
スの占有権を与え、その間他方のＣＰＵから２ポートメ
モリをアクセスできないように構成したので、２つのＣ
ＰＵが互いに非同期で２ポートメモリに対して読み書き
しても、一方のＣＰＵが複数ワードのデータを書き込ん
でいる途中で、他方のＣＰＵが読み出しを行ったり、逆
に読み出し途中に他が書き込みを行ったりすることがな
くなり、一方から他方へ複数ワードのデータを正しく送
受信することができるものが得られる効果がある。
て出力ポートおよび入力ポートの各１を介して、いずれ
か一方のＣＰＵにだけに２ポートメモリに対するアクセ
スの占有権を与え、その間他方のＣＰＵから２ポートメ
モリをアクセスできないように構成したので、２つのＣ
ＰＵが互いに非同期で２ポートメモリに対して読み書き
しても、一方のＣＰＵが複数ワードのデータを書き込ん
でいる途中で、他方のＣＰＵが読み出しを行ったり、逆
に読み出し途中に他が書き込みを行ったりすることがな
くなり、一方から他方へ複数ワードのデータを正しく送
受信することができるものが得られる効果がある。
第１図はこの発明によるメモリアクセス装置を示すブロ
ック接続図、第２図はこの発明における２ポートメモリ
のアクセスフロー、第３図は従来のメモリアクセス装置
を示すブロック接続図、第４図は従来の２ポートメモリ
を示すブロック接続図、第５図、第６図は２ポートメモ
リアクセスの時間経過を示す説明図である。 １．２はＣＰＵ、３は２ポートメモリ、４，５は出力ポ
ート、６は先着優先回路、７，８は入力ポート。 なお、図中、同一符号は同一、または相当部分を示す。 特 許 出 願 人 三菱電機株式会社第４図 ど３
ック接続図、第２図はこの発明における２ポートメモリ
のアクセスフロー、第３図は従来のメモリアクセス装置
を示すブロック接続図、第４図は従来の２ポートメモリ
を示すブロック接続図、第５図、第６図は２ポートメモ
リアクセスの時間経過を示す説明図である。 １．２はＣＰＵ、３は２ポートメモリ、４，５は出力ポ
ート、６は先着優先回路、７，８は入力ポート。 なお、図中、同一符号は同一、または相当部分を示す。 特 許 出 願 人 三菱電機株式会社第４図 ど３
Claims (1)
- ２ポートメモリと、この２ポートメモリと並設されて、
２つの出力ポートおよび２つの入力ポートを有するとと
もに、上記出力ポートの一方へ出力される信号と他方へ
出力される信号のいずれが先にアクティブになったかを
判定し、この先にアクティブになった一方の上記入力ポ
ートにアクティブであることを示す信号を送り、他方の
入力ポートにイナクティブであることを示す信号を送る
先着優先回路と、上記２ポートメモリを介してデータの
やりとりを行うとともに、上記出力ポートの一方へ上記
アクティブになった信号を出力し、上記一方の入力ポー
トからのアクティブであることを示す信号の入力を確認
した後、上記２ポートメモリをアクセスする複数のマイ
クロプロセッサとを備えたメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300177A JPH01142855A (ja) | 1987-11-30 | 1987-11-30 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300177A JPH01142855A (ja) | 1987-11-30 | 1987-11-30 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01142855A true JPH01142855A (ja) | 1989-06-05 |
Family
ID=17881670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300177A Pending JPH01142855A (ja) | 1987-11-30 | 1987-11-30 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01142855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007212324A (ja) * | 2006-02-10 | 2007-08-23 | Horiba Advanced Techno Co Ltd | 導電率検出器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206974A (en) * | 1981-06-15 | 1982-12-18 | Sumitomo Heavy Ind Ltd | Shared memory control circuit |
-
1987
- 1987-11-30 JP JP62300177A patent/JPH01142855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206974A (en) * | 1981-06-15 | 1982-12-18 | Sumitomo Heavy Ind Ltd | Shared memory control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007212324A (ja) * | 2006-02-10 | 2007-08-23 | Horiba Advanced Techno Co Ltd | 導電率検出器 |
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