JPH01140131A - 強誘電性液晶の階調表示駆動方法 - Google Patents
強誘電性液晶の階調表示駆動方法Info
- Publication number
- JPH01140131A JPH01140131A JP29938787A JP29938787A JPH01140131A JP H01140131 A JPH01140131 A JP H01140131A JP 29938787 A JP29938787 A JP 29938787A JP 29938787 A JP29938787 A JP 29938787A JP H01140131 A JPH01140131 A JP H01140131A
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- Japan
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- liquid crystal
- frame
- output
- substrates
- signal
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- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 7
- 150000001875 compounds Chemical class 0.000 claims description 6
- 230000010287 polarization Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000004990 Smectic liquid crystal Substances 0.000 description 1
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は基板間に強誘電性液晶化合物を封入すると共
に、その基板間の間隙を液晶化合物の螺旋ピッチ以下に
制限した液晶パネルを駆動する強誘電性液晶の階調表示
駆動方法に関する。
に、その基板間の間隙を液晶化合物の螺旋ピッチ以下に
制限した液晶パネルを駆動する強誘電性液晶の階調表示
駆動方法に関する。
「従来の技術」
強誘電性液晶パネルの駆動方法は、従来においては特開
昭６１−９４０２６号公報に示すように２値表示であっ
て階調表示は行われていない。
昭６１−９４０２６号公報に示すように２値表示であっ
て階調表示は行われていない。
この発明の目的は強誘電性液晶の階調表示駆動方法を提
供することにある。
供することにある。
「問題点を解決するための手段」
この発明によれば２フレームに分けて最初のフレーム期
間に１フレームをｎ時分割し、ｎ分の１フレームごとの
ラッチクロックにより画像信号に応じた消去用アナログ
信号をセグメント側駆動回路にサンプルホールドしてこ
れを消去駆動し、各ラッチクロックごとに順次走査を行
い、次のフレーム期間に１フレームなｎ時分割し、１フ
レームごとのラッチクロックにより画像信号に応じた書
込み用アナログ信号をセグメント側駆動回路にサンプル
ホールドとしてこれを書込み駆動し、各ラッチクロック
ごとに順次走査を行う。
間に１フレームをｎ時分割し、ｎ分の１フレームごとの
ラッチクロックにより画像信号に応じた消去用アナログ
信号をセグメント側駆動回路にサンプルホールドしてこ
れを消去駆動し、各ラッチクロックごとに順次走査を行
い、次のフレーム期間に１フレームなｎ時分割し、１フ
レームごとのラッチクロックにより画像信号に応じた書
込み用アナログ信号をセグメント側駆動回路にサンプル
ホールドとしてこれを書込み駆動し、各ラッチクロック
ごとに順次走査を行う。
「実施例」
第１図は液晶パネルを示し、透明基板１，２が対向して
設けられ、これら透明基板１，２の内面にそれぞれ走査
電極３、セグメント電極４が互に交差して形成され、そ
の内側にそれぞれ配向膜５゜６が形成される。透明基板
１，２の外側には偏光板７，８がそれぞれ偏光軸を直交
させて配される。
設けられ、これら透明基板１，２の内面にそれぞれ走査
電極３、セグメント電極４が互に交差して形成され、そ
の内側にそれぞれ配向膜５゜６が形成される。透明基板
１，２の外側には偏光板７，８がそれぞれ偏光軸を直交
させて配される。
透明基板１，２の間には強誘電性（スメクチック）液晶
化合物９が封入され、透明基板１，２の間隙は強誘電性
液晶化合物９の螺旋ピッチ以下に制限されている。
化合物９が封入され、透明基板１，２の間隙は強誘電性
液晶化合物９の螺旋ピッチ以下に制限されている。
第２図に示すようＫこのような強誘電性液晶パネルｌＯ
の走査電極３に走査側駆動回路１０ａが、セグメント電
極４にセグメント側駆動回路１０ｂがそれぞれ接続され
る。走査側駆動回路１０ａは例えば第３図に示すように
構成される。この例では走査電極Ｘ１． Ｘ２． Ｘ３
とセグメント電極Ｙｌ、 Ｙ２ 、Ｙ３とが交差して設
けられている場合で走査電極Ｘ１ 、 Ｘ２゜Ｘ３に対
して印加されるべき電圧ＶＸＩ 、 ＶＸ２ 、 ＶＸ
３は次のように発生される。
の走査電極３に走査側駆動回路１０ａが、セグメント電
極４にセグメント側駆動回路１０ｂがそれぞれ接続され
る。走査側駆動回路１０ａは例えば第３図に示すように
構成される。この例では走査電極Ｘ１． Ｘ２． Ｘ３
とセグメント電極Ｙｌ、 Ｙ２ 、Ｙ３とが交差して設
けられている場合で走査電極Ｘ１ 、 Ｘ２゜Ｘ３に対
して印加されるべき電圧ＶＸＩ 、 ＶＸ２ 、 ＶＸ
３は次のように発生される。
シフトレジスタ１１にフレーム開始信号ＦＲＰ カデー
タとして入力され、ラッチ信号ＬＩＰがクロックとして
入力される。シフトレジスタ１１の出力ａ、ｂ、ｃが第
４図に示すよ５に得られ、これら出力ａ、ｂ、ｃはグー
）１２，１３．１４に制御信号として供給されると共に
その反転信号がゲート１５，１６，１７に制御信号とし
て供給される。
タとして入力され、ラッチ信号ＬＩＰがクロックとして
入力される。シフトレジスタ１１の出力ａ、ｂ、ｃが第
４図に示すよ５に得られ、これら出力ａ、ｂ、ｃはグー
）１２，１３．１４に制御信号として供給されると共に
その反転信号がゲート１５，１６，１７に制御信号とし
て供給される。
一方４分の１バイアス法における各電圧Ｖｌ、 Ｖ２゜
Ｖ３． Ｖ４がゲ−）１８，１９，２１．２２へ供給さ
れ、消去走査期１間道号ＥＲと交流化信号Ｍとの排他的
論理和が回路２３でとられ、回路２３の出力はゲート１
９．２２に制御信号として供給されると共にその反転信
号がゲート１８．２１に制御信号として供給される。ゲ
ート１８．１９の出力は信号線２４へ出力され、その出
力はグー）１２，１３゜１４へ供給され、グー）２１．
２２の出力は信号線２５へ出力され、その出力はグー）
１５，１６゜１７へ供給される。グー）１２．１５の出
力が駆動電圧Ｖｘｌとして出力され、グー）１３．１６
の出力が駆動電圧Ｖｘｚとして出力され、ゲート１４゜
１７の出力が駆動電圧Ｖｘｓとして出力される。
Ｖ３． Ｖ４がゲ−）１８，１９，２１．２２へ供給さ
れ、消去走査期１間道号ＥＲと交流化信号Ｍとの排他的
論理和が回路２３でとられ、回路２３の出力はゲート１
９．２２に制御信号として供給されると共にその反転信
号がゲート１８．２１に制御信号として供給される。ゲ
ート１８．１９の出力は信号線２４へ出力され、その出
力はグー）１２，１３゜１４へ供給され、グー）２１．
２２の出力は信号線２５へ出力され、その出力はグー）
１５，１６゜１７へ供給される。グー）１２．１５の出
力が駆動電圧Ｖｘｌとして出力され、グー）１３．１６
の出力が駆動電圧Ｖｘｚとして出力され、ゲート１４゜
１７の出力が駆動電圧Ｖｘｓとして出力される。
消去走査期間においては信号ＥＲが高レベルであり、出
力ａが高レベルの場合、ゲート１２が開き、交流化信号
Ｍが低レベルでグー）１９が開きｖ２がｖｘｌとして出
力され、またグー）１６．１７を通じてゲート２２より
ｖ４がＶｘｚ 、 Ｖｘｓとして出力され、交流化信号
Ｍが高レベルになると、ゲート１８を通じてｖｌがＶｘ
ｔとして出力され、ゲート２１を通じてｖ３がＶｘｚ、
Ｖｘｓとして出力される。同様にして出力すが高レベル
になると交流化信号Ｍの低しヘルテｖ２がｖｘ２トシテ
出力サレす■４がＶＸＩ、ＶＸ３として出力され、交流
化信号Ｍの高レベルでＶｌがＶｘｘとして出力され、ｖ
３がＶｘｔ 、 Ｖｘｓとして出力され、以下同様であ
る。
力ａが高レベルの場合、ゲート１２が開き、交流化信号
Ｍが低レベルでグー）１９が開きｖ２がｖｘｌとして出
力され、またグー）１６．１７を通じてゲート２２より
ｖ４がＶｘｚ 、 Ｖｘｓとして出力され、交流化信号
Ｍが高レベルになると、ゲート１８を通じてｖｌがＶｘ
ｔとして出力され、ゲート２１を通じてｖ３がＶｘｚ、
Ｖｘｓとして出力される。同様にして出力すが高レベル
になると交流化信号Ｍの低しヘルテｖ２がｖｘ２トシテ
出力サレす■４がＶＸＩ、ＶＸ３として出力され、交流
化信号Ｍの高レベルでＶｌがＶｘｘとして出力され、ｖ
３がＶｘｔ 、 Ｖｘｓとして出力され、以下同様であ
る。
書込み走査期間では信号ＥＫが低レベルになるから出力
ａが高レベルの場合に、交流化信号Ｍが低レベルである
と、ｖｌがＶｘｔとして出力され、Ｖ３がＶｘｚ、
Ｖｘｓとして出力され、交流化信号Ｍが高レベルである
とｖ２がｖｘｌとして出力され、ｖ４がＶＸ２゜Ｖｘｓ
として出力される。以下同様に動作する。
ａが高レベルの場合に、交流化信号Ｍが低レベルである
と、ｖｌがＶｘｔとして出力され、Ｖ３がＶｘｚ、
Ｖｘｓとして出力され、交流化信号Ｍが高レベルである
とｖ２がｖｘｌとして出力され、ｖ４がＶＸ２゜Ｖｘｓ
として出力される。以下同様に動作する。
次にセグメント電極Ｙｌ、 Ｙ２． Ｙ３に対する駆動
電圧ＶＹ＋ 、 Ｖｙｚ 、 Ｖｘｓを発生するセグメ
ント側駆動回路の構成例を第５図を参照して説明する。
電圧ＶＹ＋ 、 Ｖｙｚ 、 Ｖｘｓを発生するセグメ
ント側駆動回路の構成例を第５図を参照して説明する。
シフトレジスタ３１．３２が設けられ、シフトレジスタ
３１．３２のリセット端子に端子３３から第６図に示す
リセット信号ＲＥが供給され、データ端子に端子３４か
ら交流化信号Ｍの半周期ごとに発生するパルス信号ＳＴ
が入力される。端子３５からのクロック信号ＣＬＫと端
子３６からの交流化信号Ｍとの論理積がＡＮＤ回路３７
でとられ、その出力がシフトレジスタ３１のクロック端
子へ供給され、交、流化信号Ｍの反転信号とクロック信
号ＣＬＫとの論理積がＡＮＤ回路３８でとられ、その出
力がシフトレジスタ３２のクロック端子へ供給される。
３１．３２のリセット端子に端子３３から第６図に示す
リセット信号ＲＥが供給され、データ端子に端子３４か
ら交流化信号Ｍの半周期ごとに発生するパルス信号ＳＴ
が入力される。端子３５からのクロック信号ＣＬＫと端
子３６からの交流化信号Ｍとの論理積がＡＮＤ回路３７
でとられ、その出力がシフトレジスタ３１のクロック端
子へ供給され、交、流化信号Ｍの反転信号とクロック信
号ＣＬＫとの論理積がＡＮＤ回路３８でとられ、その出
力がシフトレジスタ３２のクロック端子へ供給される。
シフトレジスタ３１の出力Ｃｏ１１． ＣＯ１２，Ｃ０
１３はゲート４１．４２．４３へ制御信号として供給さ
れ、グー）４１，４２．４３の出力はコンデンサ４４．
４５．４６に蓄積されると共にゲート４７゜４８．４９
へ供給される。ゲート４７，４８．４９には交流化信号
Ｍの反転信号が制御信号として供給される。シフトレジ
スタ３２の出力ＣＯ２１，００２２゜ＣＯ２３はゲート
５１，５２．５３へ制御信号として供給され、ゲート５
１，５２．５３の出力はコンデンサ５４，５５．５６に
蓄積されると共にグー）５７，５８．５９へ供給される
。ゲート４７゜５７０出力が出力電圧ＶＹ ｓとなり、
ゲート４８゜５８の出力が出力電圧Ｖｘｚとなり、ゲー
ト４９゜５９０出力が出力電圧ＶＹ３ となる。
１３はゲート４１．４２．４３へ制御信号として供給さ
れ、グー）４１，４２．４３の出力はコンデンサ４４．
４５．４６に蓄積されると共にゲート４７゜４８．４９
へ供給される。ゲート４７，４８．４９には交流化信号
Ｍの反転信号が制御信号として供給される。シフトレジ
スタ３２の出力ＣＯ２１，００２２゜ＣＯ２３はゲート
５１，５２．５３へ制御信号として供給され、ゲート５
１，５２．５３の出力はコンデンサ５４，５５．５６に
蓄積されると共にグー）５７，５８．５９へ供給される
。ゲート４７゜５７０出力が出力電圧ＶＹ ｓとなり、
ゲート４８゜５８の出力が出力電圧Ｖｘｚとなり、ゲー
ト４９゜５９０出力が出力電圧ＶＹ３ となる。
端子６１よりの入力信号ＶｉＨは加算器６２へ供給され
ると共に極性反転回路６３を通じて加算器６４へ供給さ
れる。端子６５から入力信号ｖｉｎのピーク値ｖＯの２
分の１の信号ｖＯ／２がゲート６６゜６７を通じて加算
器６２．６４へ供給される。
ると共に極性反転回路６３を通じて加算器６４へ供給さ
れる。端子６５から入力信号ｖｉｎのピーク値ｖＯの２
分の１の信号ｖＯ／２がゲート６６゜６７を通じて加算
器６２．６４へ供給される。
端子６８のＯボルトがゲート６９を通じて加算器６２へ
供給される。端子７３から消去走査期間と書込み走査期
間と対応した信号Ｅ Ｒ’がゲート６９゜７２に制御信
号として供給され、その反転信号がゲート６６．６７に
制御信号として供給される。
供給される。端子７３から消去走査期間と書込み走査期
間と対応した信号Ｅ Ｒ’がゲート６９゜７２に制御信
号として供給され、その反転信号がゲート６６．６７に
制御信号として供給される。
加算器６２の出力はゲート５１，５２．５３へ供給され
、加算器６４の出力はグー）４１，４２゜４３へ供給さ
れる。
、加算器６４の出力はグー）４１，４２゜４３へ供給さ
れる。
第６図に示すよう釦書込み走査期間中における交流化信
号Ｍの最後の高レベルから消去走査期間中における交流
化信号Ｍの最後の低レベルの開信号ＥＲ’は高レベルと
なり、グー）６９．７２が開となり、加算器６２．６４
には０とＶｏとがそれぞれ供給される。信号ＥＲ′、交
流化信号Ｍが共に高レベルで加算器６４からＶｏ−Ｖｉ
ｎのｅｔ、 Ｃ２，ｅｓがシフトレジスタ３１の出力Ｃ
０ＩＩ、 ＣＯ１２，Ｃ０１３によりコンデンサ４４，
４５．４６にそれぞれ蓄積される。次に交流化信号Ｍが
低レベルになると、コンデンサ４４．４５．４６の出力
ｅｌ、 ６２ 、 Ｃ３がゲ） ４７ 、 ４８ 、
４９ ヲ通シ”Ｃ出力Ｖｘｓ、’Ｖｘｚ、Ｖｘｓとして
出力される。これと共にシフトレジスタ３２の出力ＣＯ
２１，ＣＯ２２，ＣＯ２３により加算器６２からのＶｉ
ｎのＣ４，ｅｓ 、 ｅｓがコンデンサ５４，５５．５
６にそれぞれ蓄積される。次に交流化信号Ｍが高レベル
になるとコンデンサ５４，５５．５６の出力ｅ４． ｅ
ｓ、 ８ｇがゲート５７．５８．５９を通じて出力ＶＹ
Ｉ 、 Ｖｘｚ 、 Ｖｙｓ として出力される。以
下同様に動作する。このようにして消去走査期間におい
て入力信号に応じた消去用アナログ信号Ｖｏ −Ｖｉ
ｎ、またはｖｉｎでセグメント側駆動回路が駆動される
。
号Ｍの最後の高レベルから消去走査期間中における交流
化信号Ｍの最後の低レベルの開信号ＥＲ’は高レベルと
なり、グー）６９．７２が開となり、加算器６２．６４
には０とＶｏとがそれぞれ供給される。信号ＥＲ′、交
流化信号Ｍが共に高レベルで加算器６４からＶｏ−Ｖｉ
ｎのｅｔ、 Ｃ２，ｅｓがシフトレジスタ３１の出力Ｃ
０ＩＩ、 ＣＯ１２，Ｃ０１３によりコンデンサ４４，
４５．４６にそれぞれ蓄積される。次に交流化信号Ｍが
低レベルになると、コンデンサ４４．４５．４６の出力
ｅｌ、 ６２ 、 Ｃ３がゲ） ４７ 、 ４８ 、
４９ ヲ通シ”Ｃ出力Ｖｘｓ、’Ｖｘｚ、Ｖｘｓとして
出力される。これと共にシフトレジスタ３２の出力ＣＯ
２１，ＣＯ２２，ＣＯ２３により加算器６２からのＶｉ
ｎのＣ４，ｅｓ 、 ｅｓがコンデンサ５４，５５．５
６にそれぞれ蓄積される。次に交流化信号Ｍが高レベル
になるとコンデンサ５４，５５．５６の出力ｅ４． ｅ
ｓ、 ８ｇがゲート５７．５８．５９を通じて出力ＶＹ
Ｉ 、 Ｖｘｚ 、 Ｖｙｓ として出力される。以
下同様に動作する。このようにして消去走査期間におい
て入力信号に応じた消去用アナログ信号Ｖｏ −Ｖｉ
ｎ、またはｖｉｎでセグメント側駆動回路が駆動される
。
信号Ｂ Ｒ’が低レベルになり、交流化信号Ｍが高レベ
ルの場合、ゲート６６．６７が開かれ、加算器６２．６
４はＶｏ／２＋Ｖｉｎ 、 Ｖｏ／２−Ｖｉｎをそれぞ
れ出力し、シフトレジスタ３１の出力で加算器６４ ノ
出力ＶＯ／２−Ｖｉｎ （７） ｄｓ、 ｄｚ、 ｄｉ
カＪ［次：ｌ ：／７’ンサ４４．４５．４６に蓄積さ
れる。次に交流化信号Ｍが低レベルになると、コンデン
サ４４，４５゜４６の出力屯、ｒｈ、ｄｓがグー）４７
．４８．４９を通じて出力ＶＹＩ 、 ＶＹ２ 、 Ｖ
ｙｓとし゛て出力される。
ルの場合、ゲート６６．６７が開かれ、加算器６２．６
４はＶｏ／２＋Ｖｉｎ 、 Ｖｏ／２−Ｖｉｎをそれぞ
れ出力し、シフトレジスタ３１の出力で加算器６４ ノ
出力ＶＯ／２−Ｖｉｎ （７） ｄｓ、 ｄｚ、 ｄｉ
カＪ［次：ｌ ：／７’ンサ４４．４５．４６に蓄積さ
れる。次に交流化信号Ｍが低レベルになると、コンデン
サ４４，４５゜４６の出力屯、ｒｈ、ｄｓがグー）４７
．４８．４９を通じて出力ＶＹＩ 、 ＶＹ２ 、 Ｖ
ｙｓとし゛て出力される。
これと同時にシフトレジスタ３２の出力により加算器６
２の出力Ｖｏ／２＋Ｖｉｎのｄ４．ｄｓ、ｄａがコンデ
ンサ５４，５５．５６に蓄積される。次に交流化信号Ｍ
が高レベルになると、コンデンサ５４，５５゜５６のｄ
４． ｄｓ 、 ｄａが出力Ｖｒｘ 、 Ｖｘｚ 、
Ｖｙｓとして出力される。以下同様に動作する。このよ
うにして書込み走査期間において、入力信号に応じた書
込み用アナログ信号Ｖｏ／２＋ＶｉｎまたはＶｏ／２
Ｖｉｎでセグメント側駆動回路が駆動される。
２の出力Ｖｏ／２＋Ｖｉｎのｄ４．ｄｓ、ｄａがコンデ
ンサ５４，５５．５６に蓄積される。次に交流化信号Ｍ
が高レベルになると、コンデンサ５４，５５゜５６のｄ
４． ｄｓ 、 ｄａが出力Ｖｒｘ 、 Ｖｘｚ 、
Ｖｙｓとして出力される。以下同様に動作する。このよ
うにして書込み走査期間において、入力信号に応じた書
込み用アナログ信号Ｖｏ／２＋ＶｉｎまたはＶｏ／２
Ｖｉｎでセグメント側駆動回路が駆動される。
この結果、濃く書くべき画素は弱く消去し、強く書込ま
れ、淡（書くべき画素は強く消去され、弱（書込まれる
。
れ、淡（書くべき画素は強く消去され、弱（書込まれる
。
「発明の効果」
以上述べたように、この発明によれば強誘電性液晶パネ
ルを階調表示することができる。
ルを階調表示することができる。
第１図は強誘電性液晶パネルを示す図、第２図はその駆
動回路を示すブロック図、第３図は走査側駆動回路の一
例を示すブロック図、第４図はその動作例を示す波形図
、第５図はセグメント側駆動回路の一例を示すブロック
図、第６図はその動作例を示す波形図である。 特許出願人 星電器製造株式会社
動回路を示すブロック図、第３図は走査側駆動回路の一
例を示すブロック図、第４図はその動作例を示す波形図
、第５図はセグメント側駆動回路の一例を示すブロック
図、第６図はその動作例を示す波形図である。 特許出願人 星電器製造株式会社
Claims (1)
- （１）表面に走査電極と配向膜とを設けた２枚の基板を
、配向膜側を相対向させ、基板間に強誘電性液晶化合物
を封入すると共に、その基板間の間隙を上記液晶化合物
の螺旋ピッチ以下に制限した液晶パネルに対する駆動方
法であって、 ２フレームに分けて最初のフレーム期間に１フレームを
ｎ時分割し、ｎ分の１フレームごとのラッチクロックに
より画像信号に応じた消去用アナログ信号をセグメント
側駆動回路にサンプルホールドしてこれを消去駆動し、 上記各ラッチクロックごとに順次走査を行い、次のフレ
ーム期間に１フレームをｎ時分割し、１フレームごとの
ラッチクロックにより画像信号に応じた書込み用アナロ
グ信号をセグメント側駆動回路にサンプルホールドして
これを書込み駆動し、 上記各ラッチクロックとに順次走査を行う強誘電性液晶
の階調表示駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299387A JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299387A JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140131A true JPH01140131A (ja) | 1989-06-01 |
| JP2631112B2 JP2631112B2 (ja) | 1997-07-16 |
Family
ID=17871899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299387A Expired - Fee Related JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631112B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388697B1 (en) | 1990-01-25 | 2002-05-14 | Seiko Epson Corporation | Image forming device and two dimensional optical scanning device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629322A (ja) * | 1985-07-05 | 1987-01-17 | Canon Inc | 液晶装置 |
-
1987
- 1987-11-26 JP JP62299387A patent/JP2631112B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629322A (ja) * | 1985-07-05 | 1987-01-17 | Canon Inc | 液晶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388697B1 (en) | 1990-01-25 | 2002-05-14 | Seiko Epson Corporation | Image forming device and two dimensional optical scanning device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2631112B2 (ja) | 1997-07-16 |
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