JP2631112B2 - 強誘電性液晶の階調表示駆動方法 - Google Patents
強誘電性液晶の階調表示駆動方法Info
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- JP2631112B2 JP2631112B2 JP62299387A JP29938787A JP2631112B2 JP 2631112 B2 JP2631112 B2 JP 2631112B2 JP 62299387 A JP62299387 A JP 62299387A JP 29938787 A JP29938787 A JP 29938787A JP 2631112 B2 JP2631112 B2 JP 2631112B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は基板間に強誘電性液晶化合物を封入すると
共に、その基板間の間隙を液晶化合物の螺旋ピッチ以下
に制限した液晶パネルを駆動する強誘電性液晶の階調表
示駆動方法に関する。
共に、その基板間の間隙を液晶化合物の螺旋ピッチ以下
に制限した液晶パネルを駆動する強誘電性液晶の階調表
示駆動方法に関する。
「従来の技術」 強誘電性液晶パネルの駆動方法は、従来においては特
開昭61−94026号公報に示すように２値表示であって階
調表示は行われていない。
開昭61−94026号公報に示すように２値表示であって階
調表示は行われていない。
この発明の目的は強誘電性液晶の階調表示駆動方法を
提供することにある。
提供することにある。
「問題点を解決するための手段」 この発明によれば２フレームに分けて最初のフレーム
期間に１フレームをｎ時分割し、その１分割の各フレー
ム毎に、その前半にV2を、その後半にV1を各走査電極に
順次印加すると共に、その前半にアナログ画像信号を、
その後半に一定電圧からアナログ画像信号を差し引いた
電圧を各セグメント電極にそれぞれ印加して消去駆動
し、 次のフレーム期間にｎ分割フレームの各１つ毎にその
各前半に走査電圧V1を、その各後半に走査電圧V2を各走
査電極に順次印加して順次走査を行うと共に、各セグメ
ント電極にそれぞれアナログ画像信号を前記一定電圧の
半分に対して加算した信号と減算した信号とを前記各ｎ
分割フレームの各１つ毎にその前半と後半とに印加して
書き込み駆動する。
期間に１フレームをｎ時分割し、その１分割の各フレー
ム毎に、その前半にV2を、その後半にV1を各走査電極に
順次印加すると共に、その前半にアナログ画像信号を、
その後半に一定電圧からアナログ画像信号を差し引いた
電圧を各セグメント電極にそれぞれ印加して消去駆動
し、 次のフレーム期間にｎ分割フレームの各１つ毎にその
各前半に走査電圧V1を、その各後半に走査電圧V2を各走
査電極に順次印加して順次走査を行うと共に、各セグメ
ント電極にそれぞれアナログ画像信号を前記一定電圧の
半分に対して加算した信号と減算した信号とを前記各ｎ
分割フレームの各１つ毎にその前半と後半とに印加して
書き込み駆動する。
「実施例」 第１図は液晶パネルを示し、透明基板1,2が対向して
設けられ、これら透明基板1,2の内面にそれぞれ走査電
極３、セグメント電極４が互に交差して形成され、その
内側にそれぞれ配向膜5,6が形成される。透明基板1,2の
外側には偏光板7,8がそれぞれ偏光軸を直交させて配さ
れる。透明基板1,2の間には強誘電性（スメクテック）
液晶化合物９が封入され、透明基板1,2の間隙は強誘電
性液晶化合物９の螺旋ピッチ以下に制限されている。
設けられ、これら透明基板1,2の内面にそれぞれ走査電
極３、セグメント電極４が互に交差して形成され、その
内側にそれぞれ配向膜5,6が形成される。透明基板1,2の
外側には偏光板7,8がそれぞれ偏光軸を直交させて配さ
れる。透明基板1,2の間には強誘電性（スメクテック）
液晶化合物９が封入され、透明基板1,2の間隙は強誘電
性液晶化合物９の螺旋ピッチ以下に制限されている。
第２図に示すようにこのような強誘電性液晶パネル10
の走査電極３に走査側駆動回路10aが、セグメント電極
４にセグメント側駆動回路10bがそれぞれ接続される。
走査側駆動回路10aは例えば第３図に示すように構成さ
れる。この例では走査電極X1,X2,X3とセグメント電極
Y1,Y2,Y3とが交差して設けられている場合で走査電極
X1,X2,X3に対して印加されるべき電圧VX1,VX2,VX3は次
のように発生される。
の走査電極３に走査側駆動回路10aが、セグメント電極
４にセグメント側駆動回路10bがそれぞれ接続される。
走査側駆動回路10aは例えば第３図に示すように構成さ
れる。この例では走査電極X1,X2,X3とセグメント電極
Y1,Y2,Y3とが交差して設けられている場合で走査電極
X1,X2,X3に対して印加されるべき電圧VX1,VX2,VX3は次
のように発生される。
シフトレジスタ11にフレーム開始信号FRPがデータと
して入力され、ラッチ信号LIPがクロックとして入力さ
れる。シフトレジスタ11の出力a,b,cが第４図に示すよ
うに得られ、これら出力a,b,cはゲート12,13,14に制御
信号として供給されると共にその反転信号がゲート15,1
6,17に制御信号として供給される。一方４分の１バイア
ス法における各電圧V1,V2,V3,V4がゲート18,19,21,22へ
供給され、消去走査期間信号ERと交流化信号Ｍとの排他
的論理和が回路23でとられ、回路23の出力はゲート19,2
2に制御信号として供給されると共にその反転信号がゲ
ート18,21に制御信号として供給される。ゲート18,19の
出力は信号線24へ出力され、その出力はゲート12,13,14
へ供給され、ゲート21,22の出力は信号線25へ出力さ
れ、その出力はゲート15,16,17へ供給される。ゲート1
2,15の出力が駆動電圧VX1として出力され、ゲート13,16
の出力が駆動電圧VX2として出力され、ゲート14,17の出
力が駆動電圧VX3として出力される。
して入力され、ラッチ信号LIPがクロックとして入力さ
れる。シフトレジスタ11の出力a,b,cが第４図に示すよ
うに得られ、これら出力a,b,cはゲート12,13,14に制御
信号として供給されると共にその反転信号がゲート15,1
6,17に制御信号として供給される。一方４分の１バイア
ス法における各電圧V1,V2,V3,V4がゲート18,19,21,22へ
供給され、消去走査期間信号ERと交流化信号Ｍとの排他
的論理和が回路23でとられ、回路23の出力はゲート19,2
2に制御信号として供給されると共にその反転信号がゲ
ート18,21に制御信号として供給される。ゲート18,19の
出力は信号線24へ出力され、その出力はゲート12,13,14
へ供給され、ゲート21,22の出力は信号線25へ出力さ
れ、その出力はゲート15,16,17へ供給される。ゲート1
2,15の出力が駆動電圧VX1として出力され、ゲート13,16
の出力が駆動電圧VX2として出力され、ゲート14,17の出
力が駆動電圧VX3として出力される。
消去走査期間におては信号ERが高レベルであり、出力
ａが高レベルの場合、ゲート12が開き、交流化信号Ｍが
低レベルでゲート19が開きV2がVX1として出力され、ま
たゲート16,17を通じてゲート22よりV4がVX2,VX3として
出力され、交流化信号Ｍが高レベルになると、ゲート18
を通じてV1がVX1として出力され、ゲート21を通じてV3
がVX2,VX3として出力される。同様にして出力ｂが高レ
ベルになると交流化信号Ｍの低レベルでV2がVX2として
出力され、V4がVX1,VX3として出力され、交流化信号Ｍ
の高レベルでV1がVX2として出力され、V3がVX1,VX3とし
て出力され、以下同様である。
ａが高レベルの場合、ゲート12が開き、交流化信号Ｍが
低レベルでゲート19が開きV2がVX1として出力され、ま
たゲート16,17を通じてゲート22よりV4がVX2,VX3として
出力され、交流化信号Ｍが高レベルになると、ゲート18
を通じてV1がVX1として出力され、ゲート21を通じてV3
がVX2,VX3として出力される。同様にして出力ｂが高レ
ベルになると交流化信号Ｍの低レベルでV2がVX2として
出力され、V4がVX1,VX3として出力され、交流化信号Ｍ
の高レベルでV1がVX2として出力され、V3がVX1,VX3とし
て出力され、以下同様である。
書込み走査期間では信号ERが低レベルになるから出力
ａが高レベルの場合に、交流化信号Ｍが低レベルである
と、V1がVX1として出力され、V3がVX2,VX3として出力さ
れ、交流化信号Ｍが高レベルであるとV2がVX1として出
力され、V4がVX2,VX3として出力される。以下同様に動
作する。
ａが高レベルの場合に、交流化信号Ｍが低レベルである
と、V1がVX1として出力され、V3がVX2,VX3として出力さ
れ、交流化信号Ｍが高レベルであるとV2がVX1として出
力され、V4がVX2,VX3として出力される。以下同様に動
作する。
次にセグメント電極Y1,Y2,Y3に対する駆動電圧VY1,V
Y2,VY3を発生するセグメント側駆動回路の構成例を第５
図を参照して説明する。シフトレジスタ31,32が設けら
れ、シフトレジスタ31,32のリセット端子に端子33から
第６図に示すリセット信号REが供給され、データ端子に
端子34から交流化信号Ｍの半周期ごとに発生するパルス
信号STが入力される。端子35からのクロック信号CLKと
端子36からの交流化信号Ｍとの論理積がAND回路37でと
られ、その出力がシフトレジスタ31のクロック端子へ供
給され、交流化信号Ｍの反転信号とクロック信号CLKと
の論理積がAND回路38でとられ、その出力がシフトレジ
スタ32のクロック端子へ供給される。
Y2,VY3を発生するセグメント側駆動回路の構成例を第５
図を参照して説明する。シフトレジスタ31,32が設けら
れ、シフトレジスタ31,32のリセット端子に端子33から
第６図に示すリセット信号REが供給され、データ端子に
端子34から交流化信号Ｍの半周期ごとに発生するパルス
信号STが入力される。端子35からのクロック信号CLKと
端子36からの交流化信号Ｍとの論理積がAND回路37でと
られ、その出力がシフトレジスタ31のクロック端子へ供
給され、交流化信号Ｍの反転信号とクロック信号CLKと
の論理積がAND回路38でとられ、その出力がシフトレジ
スタ32のクロック端子へ供給される。
シフトレジスタ31の出力CO11,CO12,CO13はゲート41,4
2,43へ制御信号として供給され、ゲート41,42,43の出力
はコンデンサ44,45,46に蓄積されると共にゲート47,48,
49へ供給される。ゲート47,48,49には交流化信号Ｍの反
転信号が制御信号として供給される。シフトレジスタ32
の出力CO21,CO22,CO23はゲート51,52,53へ制御信号とし
て供給され、ゲート51,52,53の出力はコンデンサ54,55,
56に蓄積されると共にゲート57,58,59へ供給される。ゲ
ート47,57の出力が出力電圧VY1となり、ゲート48,58の
出力が出力電圧VY2となり、ゲート49,59の出力が出力電
圧VY3となる。
2,43へ制御信号として供給され、ゲート41,42,43の出力
はコンデンサ44,45,46に蓄積されると共にゲート47,48,
49へ供給される。ゲート47,48,49には交流化信号Ｍの反
転信号が制御信号として供給される。シフトレジスタ32
の出力CO21,CO22,CO23はゲート51,52,53へ制御信号とし
て供給され、ゲート51,52,53の出力はコンデンサ54,55,
56に蓄積されると共にゲート57,58,59へ供給される。ゲ
ート47,57の出力が出力電圧VY1となり、ゲート48,58の
出力が出力電圧VY2となり、ゲート49,59の出力が出力電
圧VY3となる。
端子61より入力信号Vinは加算器62へ供給されると共
に極性反転回路63を通じて加算器64へ供給される。端子
65から入力信号Vinのピーク値V0の２分の１の信号V0/2
がゲート66,67を通じて加算器62,64へ供給される。端子
68の０ボルトがゲート69を通じて加算器62へ供給され
る。端子73から消去走査期間と書込み走査期間と対応し
た信号ER′がゲート69,72に制御信号として供給され、
その反転信号がゲート66,67に制御信号として供給され
る。加算器62の出力はゲート51,52,53へ供給され、加算
器64の出力はゲート41,42,43へ供給される。
に極性反転回路63を通じて加算器64へ供給される。端子
65から入力信号Vinのピーク値V0の２分の１の信号V0/2
がゲート66,67を通じて加算器62,64へ供給される。端子
68の０ボルトがゲート69を通じて加算器62へ供給され
る。端子73から消去走査期間と書込み走査期間と対応し
た信号ER′がゲート69,72に制御信号として供給され、
その反転信号がゲート66,67に制御信号として供給され
る。加算器62の出力はゲート51,52,53へ供給され、加算
器64の出力はゲート41,42,43へ供給される。
第６図に示すように書込み走査期間中における交流化
信号Ｍの最後の高レベルから消去走査期間中における交
流化信号Ｍの最後の低レベルの間信号ER′は高レベルと
なり、ゲート69,72が開となり、加算器62,64には０とV0
とがそれぞれ供給される。信号ER′、交流化信号Ｍが共
に高レベルで加算器64からV0−Vinのe1,e2,e3がシフト
レジスタ31の出力CO11,CO12,CO13によりコンデンサ44,4
5,46にそれぞれ蓄積される。次に交流化信号Ｍが低レベ
ルになると、コンデンサ44,45,46の出力e1,e2,e3がゲー
ト47,48,49を通じて出力VY1,VY2,VY3として出力され
る。これと共にシフトレジスタ32の出力CO21,CO22,CO23
により加算器62からのVinのe4,e5,e6がコンデンサ54,5
5,56にそれぞれ蓄積される。次に交流化信号Ｍが高レベ
ルになるとコンデンサ54,55,56の出力e4,e5,e6がゲート
57,58,59を通じて出力VY1,VY2,VY3として出力される。
以下同様に動作する。このようにして消去走査期間にお
いて入力信号に応じた消去用アナログ信号V0−Vin、ま
たはVinでセグメント側駆動回路が駆動される。
信号Ｍの最後の高レベルから消去走査期間中における交
流化信号Ｍの最後の低レベルの間信号ER′は高レベルと
なり、ゲート69,72が開となり、加算器62,64には０とV0
とがそれぞれ供給される。信号ER′、交流化信号Ｍが共
に高レベルで加算器64からV0−Vinのe1,e2,e3がシフト
レジスタ31の出力CO11,CO12,CO13によりコンデンサ44,4
5,46にそれぞれ蓄積される。次に交流化信号Ｍが低レベ
ルになると、コンデンサ44,45,46の出力e1,e2,e3がゲー
ト47,48,49を通じて出力VY1,VY2,VY3として出力され
る。これと共にシフトレジスタ32の出力CO21,CO22,CO23
により加算器62からのVinのe4,e5,e6がコンデンサ54,5
5,56にそれぞれ蓄積される。次に交流化信号Ｍが高レベ
ルになるとコンデンサ54,55,56の出力e4,e5,e6がゲート
57,58,59を通じて出力VY1,VY2,VY3として出力される。
以下同様に動作する。このようにして消去走査期間にお
いて入力信号に応じた消去用アナログ信号V0−Vin、ま
たはVinでセグメント側駆動回路が駆動される。
信号ER′が低レベルになり、交流化信号Ｍが高レベル
の場合、ゲート66,67が開かれ、加算器62,64はV0/2＋Vi
n,V0/2−Vinをそれぞれ出力し、シフトレジスタ31の出
力で加算器64の出力V0/2−Vinのd1,d2,d3が順次コンデ
ンサ44,45,46に蓄積される。次に交流化信号Ｍが低レベ
ルになると、コンデンサ44,45,46の出力d1,d2,d3がゲー
ト47,48,49を通じて出力VY1,VY2,VY3として出力され
る。これと同時にシフトレジスタ32の出力により加算器
62の出力V0/2−Vinのd4,d5,d6がコンデンサ54,55,56に
蓄積される。次に交流化信号Ｍが高レベルになると、コ
ンデンサ54,55,56のd4,d5,d6が出力VY1,VY2,VY3として
出力される。以下同様に動作する。このようにして書込
み走査期間において、入力信号に応じた書込み用アナロ
グ信号V0/2＋VinまたはV0/2−Vinでセグメント側駆動回
路が駆動される。
の場合、ゲート66,67が開かれ、加算器62,64はV0/2＋Vi
n,V0/2−Vinをそれぞれ出力し、シフトレジスタ31の出
力で加算器64の出力V0/2−Vinのd1,d2,d3が順次コンデ
ンサ44,45,46に蓄積される。次に交流化信号Ｍが低レベ
ルになると、コンデンサ44,45,46の出力d1,d2,d3がゲー
ト47,48,49を通じて出力VY1,VY2,VY3として出力され
る。これと同時にシフトレジスタ32の出力により加算器
62の出力V0/2−Vinのd4,d5,d6がコンデンサ54,55,56に
蓄積される。次に交流化信号Ｍが高レベルになると、コ
ンデンサ54,55,56のd4,d5,d6が出力VY1,VY2,VY3として
出力される。以下同様に動作する。このようにして書込
み走査期間において、入力信号に応じた書込み用アナロ
グ信号V0/2＋VinまたはV0/2−Vinでセグメント側駆動回
路が駆動される。
この結果、濃く書くべき画素は弱く消去し、強く書込
まれ、淡く書くべき画素は強く消去され、弱く書込まれ
る。
まれ、淡く書くべき画素は強く消去され、弱く書込まれ
る。
「発明の効果」 以上述べたように、この発明によれば強誘電性液晶パ
ネルを階調表示することができる。
ネルを階調表示することができる。
第１図は強誘電性液晶パネルを示す図、第２図はその駆
動回路を示すブロック図、第３図は走査側駆動回路の一
例を示すブロック図、第４図はその動作例を示す波形
図、第５図はセグメント側駆動回路の一例を示すブロッ
ク図、第６図はその動作例を示す波形図である。
動回路を示すブロック図、第３図は走査側駆動回路の一
例を示すブロック図、第４図はその動作例を示す波形
図、第５図はセグメント側駆動回路の一例を示すブロッ
ク図、第６図はその動作例を示す波形図である。
Claims (1)
- 【請求項１】表面に走査電極と配向膜とを設けた２枚の
基板を、配向膜側を相対向させ、基板間に強誘電性液晶
化合物を封入すると共に、その基板間の間隙を上記液晶
化合物の螺旋ピッチ以下に制限した液晶パネルに対する
駆動方法であって、 ２フレームに分けて最初のフレーム期間に１フレームを
ｎ時分割し、その前のフレーム期間にｎ分割フレームの
各１つ毎に、その前半にV2を、その後半にV1を上記各走
査電極に順次印加すると共に、その前半にアナログ画像
信号を、その後半に一定電圧から上記アナログ画像信号
を差し引いた電圧を各セグメント電極にそれぞれ印加し
て消去駆動し、 次のフレーム期間にｎ分割フレームの各１つ毎にその各
前半に走査電圧V1を、その各後半に走査電圧V2を上記各
走査電極に順次印加して順次走査を行うと共に、上記各
セグメント電極にそれぞれのアナログ画像信号を上記一
定電圧の半分に対して加算した信号と減算した信号とを
上記各ｎ分割フレームの各１つ毎にその前半と後半とに
印加して書き込み駆動する強誘電性液晶の階調表示駆動
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299387A JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299387A JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140131A JPH01140131A (ja) | 1989-06-01 |
| JP2631112B2 true JP2631112B2 (ja) | 1997-07-16 |
Family
ID=17871899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299387A Expired - Fee Related JP2631112B2 (ja) | 1987-11-26 | 1987-11-26 | 強誘電性液晶の階調表示駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3429304B2 (ja) | 1990-01-25 | 2003-07-22 | セイコーエプソン株式会社 | 画像形成装置及び２次元光走査装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629322A (ja) * | 1985-07-05 | 1987-01-17 | Canon Inc | 液晶装置 |
-
1987
- 1987-11-26 JP JP62299387A patent/JP2631112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140131A (ja) | 1989-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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