JPH01138130U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例のブロツク図、第２
図及び第３図は本考案の実施例の動作を説明する
ためのタイミング図、第４図は従来のリセツト回
路の接続図である。 ３……リセツト要求回路、１１，３１……パル
ス発生回路、１３……リセツトタイミング回路、
２１……リセツト出力回路、２２……ゲート、３
３……制御プロセツサ、３７……制御プロセツサ
出力回路。

Claims (1)

【実用新案登録請求の範囲】
1. 制御プロセツサを含む装置を初期化するための
   リセツト入力信号に応答して予め設定された第１
   のパルス幅のリセツト要求パルスを発生するリセ
   ツト要求回路と、該リセツト要求パスの発生時に
   前記制御プロセツサがホールド状態で無ければ該
   制御プロセツサに処理の中断及びバスの開放を要
   求するためのホールド要求信号を与えたあと該制
   御プロセツサからホールド状態になつたことを示
   すホールドアクノリツジ信号を受けて前記装置の
   内部の初期化を許可するリセツトアクノリツジ信
   号を発生するリセツトタイミング回路と、前記リ
   セツト要求パルスの発生中に該リセツトアクノリ
   ツジ信号が発生した時には該リセツト要求パルス
   及び該リセツトアクノリツジ信号にそれぞれ応答
   して前記第１のパルス幅よりも長く予め設定され
   た第２のパルス幅をもつ前記初期化のためのリセ
   ツトパルスを出力しまた前記リセツト要求パルス
   の発生中に前記リセツトアクノリツジ信号が発生
   しなかつた時には該リセツト要求パルスに応答し
   て前記リセツトパルスを出力するリセツト出力回
   路とを備えていることを特徴とするリセツト回路
   。