JPH0350247U - - Google Patents

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JPH0350247U
JPH0350247U JP10840089U JP10840089U JPH0350247U JP H0350247 U JPH0350247 U JP H0350247U JP 10840089 U JP10840089 U JP 10840089U JP 10840089 U JP10840089 U JP 10840089U JP H0350247 U JPH0350247 U JP H0350247U
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JP
Japan
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memory write
microprocessor
outputs
control device
memory
Prior art date
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JP10840089U
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例にかかるマイクロプ
ロセツサシステムを示すブロツク図、第２図はメ
モリ書き込み信号の禁止回路の一例を示すブロツ
ク図、第３図は第２図の回路の動作を説明するた
めの波形図である。 １０，１３……オア回路、１２，１５，１６…
…フリツプフロツプ、１１……カウンタ、１４…
…インバータ、１７……ナンド回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. マイクロプロセツサから出力されるメモリ書き
    込み信号をメモリ装置に出力するメモリ書き込み
    制御装置において、マイクロプロセツサをリセツ
    トするシステムリセツト信号が加えられるとメモ
    リ書き込み信号を出力するゲート回路を一定期間
    不動作にする制御回路を備えたことを特徴とする
    メモリ書き込み制御装置。
JP10840089U 1989-09-18 1989-09-18 Pending JPH0350247U (ja)

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JP10840089U JPH0350247U (ja) 1989-09-18 1989-09-18

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JP10840089U JPH0350247U (ja) 1989-09-18 1989-09-18

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JPH0350247U true JPH0350247U (ja) 1991-05-16

Family

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JP10840089U Pending JPH0350247U (ja) 1989-09-18 1989-09-18

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