JPH01135229A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えばＴＴＬ（トランジ
スタ・トランジスタ・ロジック）回路に利用して有効な
技術に関するものである。

〔従来の技術〕

ＴＴＬ回路として、第２図に示すような回路が公知であ
る。このようなＴＴＬ回路に関しては、例えば、−オー
ム社昭和５０年１１月２０日発行「半導体回路マニュア
ルＪ　Ｐ、２３５〜Ｐ、２３６がある。

〔発明が解決しようとする問題点〕

プリント基板等の実装基板に形成される配線の高密度化
のために、配線相互の寄生容量によるカップリングによ
ってＴＴＬ回路の出力信号の遅延が大きくなる。すなわ
ち、第３図に示すように、入力信号Ｖｉｎがロウレベル
からハイレベルに変化することに応じて出力信号Ｖｏｕ
ｔがロウレベルからハイレベルに変化しようとする直前
に、上記出力信号Ｖｏｕｔが伝えられる信号線と隣接す
る信号線に伝えられる信号Ｖｏｕｔ’が同図に点線で示
すようにハイレベルからロウレベルに変化すると、上記
のような寄生容量によるカップリングによって出力信号
Ｖｏｕｔのレベルが負側に向かって低下させられる。

第２図の回路において、出力信号Ｖｏｕｔがロウレベル
からハイレベルに立ち上がる直前では、トランジスタＱ
３とダイオードＤ４がオン状態になついる。したがって
、トランジスタＱ３のコレクタのノードＮ１の電位は、
Ｖｃｔ　（Ｑ　３　）　＋　Ｖａｔ（Ｄ４）’＝１．０
５Ｖになッテイる。ココテ、ｖｃ！＃０．３　Ｖ、■□
＝　０．７５とする。

また、ノードＮｌからみた出力信号Ｖｏｕｔのレベルは
、Ｖａｔ　（Ｑ５）＋ＶＦＳ　（ＱＢ）＃１．２Ｖにな
っている。ここで、Ｖｒｓ（ＱＢ）は、トランジスタＱ
８のベースとコレクタ間に設けられるショットキーダイ
オードの順方向電圧であり、ＶＦ３＃０、４５　Ｖとす
る。

それ故、出力信号Ｖｏｕｔは、上記のようなアンダー’
ｉ　ニー　）　ニよッテ、１．２−１．０５　＝　０．
１５　Ｖ以下になると、ノードＮ１から出力端子Ｖｏｕ
ｔに電流が流れる。すなわち、トランジスタＱ５のベー
ス、エミッタ間及び出力トランジスタＱ８のベース、コ
レクタ間に設けられるショットキーダイオードの経路に
電流が流れる。これによって、入力（を号ｖｔｎのロウ
レベルからハイレベルへの変化に応じてオン状態からオ
フ状態に切り換えられべきトランジスタＱ５がオン状態
を維持することになる。この結果、出力トランジスタＱ
８がオフ状態に、出力トランジスタＱ６．Ｑ７がオン状
態への切り替わりが大幅に遅れてしまうため、入力信号
Ｖｉｎのロウレベルからハイレベルへの変化に対応した
出力信号Ｖｏｕｔの立ち上がりは、上記のようなカップ
リングが生じると、第３図に点線で示すした出力信号Ｖ
ｏｕｔ　”のように大幅に遅れてしまう。

この発明の目的は、出力のカップリングマージンの拡大
を図った論理回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するめの手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、論理部を構成する入力回路の出力信号を受け
るトランジスタＱ３のコレクタに、レベルシフト用のト
ランジスタＱ４を設けてそのエミッタを駆動トランジス
タＱ５のベースに結合させるとともに、駆動トランジス
タＱ５のベースと上記トランジスタＱ３のコレクタ間に
、ベース電位の引き抜き用の一方向性素子を設ける。

〔作　用〕

上記した手段によれば、トランジスタＱ３のコレクタノ
ードからみた、出力信号Ｖｏｕｔのアンダーシュートに
対するマージンが、上記トランジスタＱ４のベース、エ
ミッタ間電圧だけ拡大できるから前記のような出力のカ
ップリングマージンの拡大が可能になる。

〔実施例〕

第１図には、この発明をＴＴＬ構成の基本論理回路に適
用した場合の一実施例の回路図が示されている。同図の
各回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。

論理部を構成する入力回路は、次の回路素子により構成
される。入力信号ＶｉｎはＰＮＰ　トランジスタＱ１の
ベースに供給される。このトランジスタＱ１のエミッタ
と電源電圧Ｖｃｃとの間には、抵抗Ｒ１が設けられる。

上記トランジスタＱ１のエミッタは、ＮＰＮ）ランジス
タＱ２のベースに結合される。トランジスタＱ２のコレ
クタと電源電圧Ｖｃｃとの間には、抵抗Ｒ２が設けられ
る。トランジスタＱ２のエミッタは、入力回路の出力と
され、次の駆動段回路を構成するＮＰＮ型のトランジス
タＱ３のベースに結合される。上記トランジスタＱ３の
ベースとトランジスタＱ１のベース間には、トランジス
タＱ３のベース電位の引き抜きのためのショットキーダ
イオードＤ２が設けられる。また、トランジスタＱ１の
コレクタとベース間にも、ショットキーダイオードＤ１
が設けられる。

駆動段回路は、次の回路素子により構成される。

上記トランジスタＱ３のコレクタと電源電圧Ｖｃｃとの
間には抵抗Ｒ３が設けられる。トランジスタＱ３のエミ
ッタと回路の接地電位との間には、レベルシフト用のダ
イオードＤ４が設けられる。この実施例では、カップリ
ングによる出力信号のアンダーシュートのマージンを拡
大するために、同図に点線で囲まれた各回路素子が追加
される。すなわち、上記トランジスタＱ３のコレクタは
、レベルシフト用のＮＰＮ型のトランジスタＱ４のベー
スに結合される。このトランジスタＱ４のコレクタと電
源電圧Ｖｃｃとの間には抵抗Ｒ４が設けられる。トラン
ジスタＱ４のエミッタは、出力トランジスタを駆動する
ＮＰＮ型の駆動トランジスタＱ５のベースに結合される
。このトランジスタＱ５のベースとトランジスタＱ３の
コレクタとの間には、トランジスタＱ５のベース電位を
引き抜きのためのショットキーダイオードＤ３が設けら
れる。上記駆動トランジスタＱ５のコレクタ及びエミッ
タには、それぞれ抵抗Ｒ５とＲ８が設けられる。

駆動トランジスタＱ５のコレクタ出力は、ハイレベルの
出力信号を形成するＮＰＮ型のトランジスタＱ６のベー
スに供給される。このトランジスタＱ６は、ＮＰＮ型の
出力トランジスタＱ７とともにダーリントン形態に接続
される。すなわち、トランジスタＱ６のコレクタはトラ
ンジスタＱ７のコレクタと接続され、トランジスタＱ６
のエミッタはトランジスタＱ７のベースに結合される。

なお、トランジスタＱ６のエミッタと回路の接地電位点
との間には抵抗Ｒ７が設けられる。上記出力トランジス
タＱ７のコレクタと電源電圧Ｖｃｃとの間には抵抗Ｒ６
が設けられる。

駆動トランジスタＱ５のエミッタ出力は、ロウレベルの
出力信号を形成するＮＰＮ型の出力トランジスタＱ８の
ベースに供給される。上記出力トランジスタＱ７と０８
は、準コンプリメンタリプッシュプル形態にされる。

この実施例回路において、出力信号Ｖｏｕｔがロウレベ
ルからハイレベルに立ち上がる直前では、入力信号Ｖｉ
ｎのハイレベルへの立ち上がりに応じて前記同様にトラ
ンジスタＱ３とダイオードＤ４がオン状態になついる。

したがって、トランジスタＱ３のコレクタのノードＮ１
の電位は、前記同様ニＶｃｚ　（Ｑ３）　＋Ｖｍｔ　（
Ｄ　４）　＃１．０５　Ｖになっている。

また、トランジスタＱ３のコレクタにおけるノードＮ１
からみた出カイ言号Ｖｏｕｔのレベルは、Ｖｍ＊　（Ｑ
４）＋ｖ、、（Ｑ５）＋Ｖｙｓ　（ＱＢ）？１．９５ｖ
に拡大することができる。すなわち、トランジスタＱ４
の挿入によって、そのベース、エミッタ間電圧Ｖ＊ｖ　
（Ｑ　４）　＃　０．７５　Ｖだけ、アンダーシュート
に対するマージンを拡大できるものである。これによっ
て、出力信号Ｖｏｕｔは、上記のようなカップリングに
よるアンダーシュートが生じても、そのレベルが１．９
５−１．０５　＝　０．９　Ｖ以下まで低下しないと、
ノードＮ１から出力端子Ｖｏｕｔに電流が流れな（でき
る。このように、電流経路が形成されないと、トランジ
スタＱ５が入力信号Ｖｉｎのハイレベルへの変化に応じ
てオン状態からオフ状態に高速に切り替わるため、第３
図に示すような遅延ＴＤが発生せず、出力信号Ｖｏｕｔ
のハイレベルへの立ち上がりを高速にできる。

また、トランジスタＱ３のエミッタに設けられるダイオ
ードＤ４を第１図に示すように、ショットキーダイオー
ドに置き換えると、上記トランジスタＱ３のコレクタの
ノードＮ１の電位は、ｖｃ！（Ｑ３）＋Ｖｙｓ　（Ｄ４
）＝０．７５Ｖ（７）ように低くできる。この構成にお
いては、出力信号Ｖｏａｔは、上記のようなカップリン
グによるアンダーシュートが生じても、そのレベルが１
．９５−０．７５Ｖ＝１、２　Ｖ以下まで低下しないと
、ノードＮ１から出力端子Ｖｏｕｔに電流が流れなくで
きる。これによって、アンダーシュートに対するレベル
マージンをいっそう拡大できる。これにより、いっそう
の高速動作化が可能になる。また、上記ショットキーダ
イオードＤ４を用いる構成では、トランジスタＱ５をオ
ン状態からオフ状態に切り換えるためのベース電位（電
荷）の引き抜き効果を高くすることができる。すなわち
、この構成では上記トランジスタＱ３がオン状態になっ
たときのコレクタ電位を低くできるからである。

なお、この実施例回路の入力信号Ｖｉｎのハイレベル／
ロウレベルの変化に対する出力信号を形成する動作その
ものは、公知のＴＴＬ回路のそれと同様であるのでその
説明を省略する。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）論理部を構成する入力回路の出力信号を受けるト
ランジスタＱ３のコレクタに、レベルシフト用のトラン
ジスタＱ４を設けてそのエミッタを駆動トランジスタＱ
５のベースに結合させるとともに、駆動トランジスタＱ
５のベースと上記トランジスタＱ３のコレクタ間に、ベ
ース電位の引き抜き用の一方向性素子を設けることによ
り、トランジスタＱ３のコレクタノードからみた、出力
信号Ｖｏｕｔのアンダーシュートに対するマージンが、
上記トランジスタＱ４のベース、エミッタ間電圧だけ拡
大できるから出力のカップリングにより生じるアンダー
シュートのマージンの拡大を図ることができるという効
果が得られる。

（２）トランジスタＱ３のエミッタに設けられるレベル
シフト用ダイオードとして、ショットキーダイオードを
用いることによって、トランジスタＱ３のコレクタノー
ドの電位を低下させることができる。これにより、上記
アンダーシュートのマージンのいっそうの拡大と、駆動
トランジスタＱ５をオン状態からオフ状態への切り換え
のためのベース電荷の引き抜きを効率よく行うことがで
きるという効果が得られる。

（３）上記（１）及び（２）によって、ＴＴＬ回路が実
装され１す るプリント基板等の実装基板の配線を高密度にできると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、論理部を構成する入力回路の構成は、マルチエミッ
タ構造のＰＮＰトランジスタを用いて論理を構成するも
の等、あるいはダイオードを用いて論理を構成するもの
であってもよい。また、出力トランジスタＱ６を省略し
て、駆動トランジスタＱ５のコレクタ出力を直接出力ト
ランジスタＱ７のベースに供給し、そのエミッタにレベ
ルシフト用のダイオードを設けるもの等であってもよい
。このように入力回路と出力回路は、種々の実施形態を
採ることができるものである。また、各トランジスタＱ
３ないしＱ８は、第１図に示すように、そのベースとコ
レクタ間にショットキーダイオードを接続したトランジ
スタの他、それを省略したトランジスタであってもよい
ことはいうまでもない。

この発明は、トランジスタを用いた論理回路に広く利用
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、論理部を構成する入力回路の出力信号を受
けるトランジスタＱ３のコレクタに、レベルシフト用の
トランジスタＱ４を設けてそのエミッタを駆動トランジ
スタＱ５のベースに結合させるとともに、駆動トランジ
スタＱ５のベースと上記トランジスタＱ３のコレクタ間
に、ベース電位の引き抜き用の一方向性素子を設けるこ
とにより、トランジスタＱ３のコレクタノードからみた
、出力信号Ｖｏｕｔのアンダーシュートに対するマージ
ンが、上記トランジスタＱ４のベース、エミッタ間電圧
だけ拡大できるから出力のカップリングにより生じるア
ンダーシュートのマージンの拡大を図ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、従来技術の一例を説明するための回路図、 第３図は、この発明を説明するための動作波形図である
。 Ｑｌ・・ＰＮＰ）ランジスタ、Ｑ２〜Ｑ８・・ＮＰＮ）
ランジスタ、Ｒ１へＲ７・・抵抗、Ｄ１〜Ｄ３・・ショ
ットキーダイオード、Ｄ４・・ダイオード（ショットキ
ーダイオード） 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、論理部を構成する入力回路と、上記入力回路の出力
   信号を受けるトランジスタＱ３と、上記トランジスタＱ
   ３のコレクタに設けられた負荷抵抗と、上記トランジス
   タＱ３のコレクタにベースが結合され、そのエミッタが
   一方向性素子を解して上記トランジスタＱ３のコレクタ
   に接続されるトランジスタＱ４と、上記トランジスタＱ
   ４のエミッタ出力を受ける駆動トランジスタＱ５と、こ
   の駆動トランジスタＱ５のコレクタ出力及びエミッタ出
   力をそれぞれ受ける準コンプリメンタリプッシュプル形
   態の出力トランジスタＱ７及びＱ８を含むことを特徴と
   する論理回路。 ２、上記入力回路は、ＴＴＬ論理回路を構成するもので
   あることを特徴とする特許請求の範囲第１項記載の論理
   回路。 ３、上記トランジスタＱ７は、そのベースとコレクタ間
   にショットキーダイオードが設けられたトランジスタＱ
   ６とダーリントン形態にされ、上記トランジスタＱ３な
   いしＱ５及びＱ８は、そのベースとコレクタ間にショッ
   トキーダイオードがそれぞれ設けられるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の論理
   回路。