JPH01135228A

JPH01135228A - 半導体回路

Info

Publication number: JPH01135228A
Application number: JP62293356A
Authority: JP
Inventors: Goro Kitsukawa; 橘川　五郎; Ryoichi Hori; 堀　陵一; Yoshiki Kawajiri; 良樹川尻; Takao Watabe; 隆夫渡部; Takayuki Kawahara; 尊之河原; Kiyoo Ito; 清男伊藤; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-20
Filing date: 1987-11-20
Publication date: 1989-05-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体回路に関し、特にバイポーラトランジ
スタとＭＯＳトランジスタを用いた半導体集積回路に関
するものである。

〔従来の技術〕

従来、高速の論理回路には、バイポーラトランジスタの
エミッタ結合形論理回路（Ｅ　ＣＬ　：　ｅｍｉｔｔｅ
ｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）が広く用いられてい
る（柳井久義・永田穣共著「集積回路工学」（２）コロ
ナ社。

７７頁〜８７頁参照）。　この従来のエミッタ結合形論
理回路（Ｅ　ＣＬ回路）の例を第１３図に示す。ＥＣＬ
回路は、第１３図に示したように、複数のバイポーラト
ランジスタＱ１〜Ｑ３のエミッタを接続し、入力信号Ｉ
　Ｎ１．　Ｉ　Ｎ２と基準電圧ＶＲＥＦとの電圧の高低
によりＱ□＋　Ｑ　２１　Ｑ　３　の相互間で電流切換
えを行い、出力信号０ＵＴ１，０ＵＴ２に所望の電圧を
得るものである。

〔発明が解決しようとする問題点〕

上記従来例は、バイポーラトランジスタ　Ｑ１〜Ｑ３　
を非飽和すなわちベース・コレクタのＰＮ接合が逆バイ
アス状態で使用する場合は、非常に高速のスイッチング
動作を行うことができる反面、Ｑ工〜Ｑ３が飽和状態に
なるとＱ工〜Ｑ３の内部に蓄積する少数キャリアが増大
し、遅延時間が急激に増加するという欠点を有する。こ
のＱ１〜Ｑ３の飽和は、例えば入力ＩＮ１．ＩＮ、の電
位が高くなったり、出力○ＵＴ１，０ＵＴ２の電位が低
くなると生じやすい。したがって、この回路では入力や
出力の信号振幅を大きくできないという問題があった。

本発明の目的は、このような従来の問題を解決し、大振
幅の入力信号が印加されても飽和することなく、かつチ
ップ内に低振幅信号系と高振幅信号系が共存する場合に
も、振幅変換回路を用いることなく、両信号系を同時に
処理でき、さらに消費電流のオン・オフ機能も内蔵でき
る半導体回路を提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するため、本発明の半導体回路は、複
数のバイポーラトランジスタを有し、これらのバイポー
ラトランジスタをエミッタ結合し、該結合点から電流源
を引いてベースからの入力信号に応じてコレクタから出
力信号を得る半導体回路において、電流スイッチ用また
は電流源用のバイポーラトランジスタの一部または全部
のベースにＭＯＳトランジスタのソースまたはドレイン
を接続し、該ＭＯＳトランジスタのゲートをパルス電圧
で制御することに特徴がある。

〔作用〕

本発明においては、大振幅の入力信号をＭＯＳ−トラン
ジスタのゲートに入力し、バイポーラのベースにはＭＯ
Ｓ）−ランジスタのソース／ドレイン電圧が印加される
のみで、この電圧を低い一定電圧または低振幅のパルス
電圧に設定すれば、バイポーラのベースには高電圧はか
からないので、バイポーラは飽和することなく、従来の
ＥＣＬ回路に匹敵する高速動作が可能となる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の第１の実施例を示す論理回路（半導
体回路）の原理的構成図である。

本論理回路は、ＥＣＬ回路を構成するＱ、、　Ｑ２のベ
ースと入力端子ＩＮ１．ＩＮ２との間にＭＯ８トランジ
スタＭ１．Ｍ、を挿入し、Ｍｌ、Ｎ２のゲートを入力端
子Ｉ　Ｎ３．　Ｉ　Ｎ、の入力で制御する。また、ＶＣ
Ｃは電源電圧、Ｒ１，Ｒ２は負荷抵抗を示している。

いま、Ｍ、、Ｎ２がｎ　Ｍ　ＯＳとすれば、ＩＮ３が高
電位の時、Ｍｌがオンとなり、Ｑｌのベースには工Ｎ１
の信号電圧が印加される。またＩＮ４が高電位であれば
Ｑ２のベースにはＩＮ２の信号電圧が印加される。こう
してＩＮ、、ＩＮ４が共に高電位であれば、ＩＮ□、Ｉ
Ｎ２の信号電圧が共にＱ、、Ｑ、のベースに印加され、
ＩＮｌとＩＮ２の信号電圧の高低により、Ｑ、、Ｑ２の
一方をオンとし、０ＵＴ１゜ＯＵＴ、に所定の論理信号
を得ることができる。

またＩＮ３が高電位、ＩＮ４が低電位であれば、ＩＮｌ
の電圧のみがＱ□のベースに印加されるので、Ｑ□がオ
ン、Ｑ２がオフになる。この回路では、ＩＮ３゜ＩＮ、
の論理振幅が電源電圧に近い程の大振幅であっても、バ
イポーラのベースにはＩＮ□、ＩＮ２の信号電圧が印加
されるのみであるので、ＩＮ□。

ＩＮ２の信号電圧さえ適当に選べば、　Ｑ工とＱ２は飽
和しない。またＭｌとＮ２はＱよとＱ２のベース電流を
制御するのみであるので、電流駆動能力の比較的小さい
ＭＯＳトランジスタを用いても回路全体の高速性を損う
ことはない。また、ＩＮｌとＩＮ２はパルス信号でなく
一定の直流電圧としてもよい。

この時はＩＮ、、ＩＮ、の信号電圧のみでＱｌとＱ２の
オン・オフを制御する。

以上の説明ではＭＯＳトランジスタＭ１．　Ｎ２をｎ　
Ｍ　ＯＳ、バイポーラトランジスタをｎｐｎ形と仮定し
て来たが、ｐＭＯ８あるいはｐｎｐｔ’ランジスタを用
いた回路にも、入力信号や電源電圧の極性を変えるだけ
で容易に適用可能である。また電流源工、にはバイポー
ラまたはＭＯＳトランジスタを用いて構成してもよいが
、単に抵抗だけで構成することもできる。

以上に述べたように第１図の実施例で、高振幅の入力信
号をＭ工２Ｍ２のゲートに印加し、低振幅の入力信号を
Ｍ□２Ｍ２のドレインあるいはソースに印加することに
より、Ｑ、、Ｑ、は飽和することなく、ＥＣＬ回路と同
等の高速性能を達成することができる。

第２図は、本発明の第２の実施例を示す論理回路の構成
図である。

本実施例は、第１の実施例と異なり、Ｍ□とＭ２をｐＭ
Ｏ８で構成し、さらにＱｌとＣ２のベース電荷を引抜く
ため、ｎＭＯＳＭｏＳトランジスタＭ３を設け、電流源
１１を抵抗Ｒ１で構成している。

いま、ＩＮ、が低電位、ＩＮ４が高電位の時、ＭｌとＭ
４がオン、Ｍ２とＭ３がオフとなるので、Ｑｌのベース
にはＩＮｌの電圧がかかり、Ｃ２のベースは０■になる
。従ってＱ□がオン、Ｃ２がオフとなり、Ｒ３には工Ｎ
１とＲ３の抵抗で決まる所定の電流が流れ、ＯＵＴ□が
低電位、０ＵＴ２が高電位となる。

一方ＩＮ、が高電位、ＩＮ４が低電位の時は、ＩＮ２の
電位とＲ３で決まる所定の電流が流れ、ＯＵＴ工が高電
位、０ＵＴ２が低電位となる。ベース電荷引抜き用のＭ
、、Ｍ４を設けたことで、Ｑ□ｌ　Ｑ　２のオンからオ
フへの遷移を高速化できる。また、ＩＮよとＩＮ２を等
しい一定電圧にすれば、０ＵＴ１，０ＵＴ２の低電位も
等しくすることができる。そして、ＩＮ３およびＩＮ４
の電圧が高くてもＱ工ｌＱ２は飽和することはない。

第３図は、本発明の第３の実施例を示す論理回路の構成
図である。第２図との違いは、ＭＯＳトランジスタＭ工
〜Ｍ４のすべてをｎ　Ｍ　ＯＳで構成したことである。

一般にｎ　Ｍ　ＯＳはｐＭＯ８に比べ、電流駆動能力が
大きいので、本実施例ではＱ□。

Ｃ２のオフからオンへの遷移を第２図の実施例に比べ、
さらに高速化することができる。本実施例でもＩＮ３お
よびＩＮ４はＭよ、Ｍ２のゲートを制御し、Ｑ、、Ｃ２
のベースに直接かからないので、ＩＮ３およびＩＮ４の
電圧が高くても、バイポーラトランジスタが飽和するこ
とはない。

第４図は、本発明の第４実施例を示す論理回路の構成図
である。

前述の第１〜第３の実施例では、ＥＣＬ回路の共通エミ
ッタを形成するスイッチングトランジスタ（Ｑ工、Ｃ２
）のベースにＭｏＳトランジスタを挿入したが、本実施
例ではＥＣＬ回路の電流源トランジスタ（Ｃ３，Ｑ、、
Ｃ７）のベースにＭＯＳトランジスタを挿入している。

Ｃ１は内部電圧発生回路゛　　であり、ＶＣＳはその出
力電圧である。本実施例ではＣ１と、ＥＣＬ回路および
出カニミッタフォロワ回路の電流源トランジスタ　Ｑ、
、Ｑ、、Ｑ、どの間にＭＯＳトランジスタＭ□２Ｍ３を
挿入する。工Ｎ３が高電位、ＩＮ４が低電位の時は、Ｍ
ｌがオン、Ｍ３がオフとなり、ＶＣＥＩがＣ３，Ｑ、、
、　Ｑ、のベースに印加され所定の電流を流す。この時
、ＩＮ、、ＩＮ。

の入力信号に応じて０ＵＴ１，０ＵＴ２の一方を高電位
出力、他方を低電位出力にできる。また、工Ｎ３が低電
位、ＩＮ４が高電位の時は、Ｍｌがオフ。

Ｍ、がオンとなり、Ｑ、、Ｑ、、Ｑ、のベース電圧は０
■になり、３ケの電流源の電流はＯとなり、０ＵＴ１．
ＯＵＴ、はＩＮよ、ＩＮ、の入力と無関係に高電位とな
る。こうして工Ｎ３．ＩＮ４の電位を高くしてもバイポ
ーラＱ□〜Ｑ７が飽和することなく、高速に動作し、さ
らにＩＮ、、ＩＮ４の電位により電流源のオン・オフが
可能となり、例えば集積回路の待機時電流を動作時に比
べ低減することができる。

第５図は、第４図の実施例をさらに発展させ、多数の入
力信号群からの選択機能を持たせた回路の実施例である
。

第５図において、８１〜Ｓｎはｎ組の信号対（Ｑ、、。

Ｑ、２）〜（Ｑｎ、、Ｑｎ、）のいずれかを選択するた
めの選択信号である。例えばＳｌが高電位、８２〜Ｓｎ
が低電位の時、前述したようにＱ□３とＲ１３で構成さ
れる電流源のみに電流が流れ、Ｃ２ａ〜Ｑｎ３はオフに
なる。従って、ＩＮ１□、ｌＮｌ２の入力信号に応じて
０ＵＴ１．ＯＵＴ、の出力信号が定まる。この時、他の
入力＜　ＩＮ、、、　Ｉ　Ｎ、）〜（Ｉ　Ｎｎｚｔ　Ｉ
　Ｎｎｚ）　１の信号レベルには影響されない。８１〜
Ｓｎが全て低電位の場合、全ての電流源はオフとなり、
消費電流を削減すると共に、ＯＵＴよ、０ＵＴ２の出力
電位を高電位にする。このように前述した実施例と同様
に８１〜Ｓｎの信号電位によっては、Ｑ１３〜Ｑｎ３は
飽和することなく、バイポーラ回路本来の高速動作を実
現することができる。なお、本図中のインバータはＭＯ
Ｓあるいはバイポーラトランジスタを用いて構成すれば
よい。

第６図は第５図の回路の一部を簡略化し、電流源の抵抗
を共通の抵抗で構成したものである。すなわち、第５図
ではＱ工、〜Ｑｎ３の各々のエミッタにＲ１，〜Ｒｎ３
の各々を接続していた。第６図の実施例は、Ｑ１３〜Ｑ
ｎ３のエミッタを接続し、１個の電流源抵抗Ｒ３に接続
したものである。　８１〜Ｓ。

の選択信号のうち、高電位が入力されるＭＯＳにつなが
るバイポーラがオンし、　ＶＯ２の値とＲ３の値で決ま
る電流が流れる。その他の回路動作は第５図の実施例と
同様である。本実施例では電流源用抵抗を１個で済ませ
られるので、レイアウト面積を低減できる利点がある。

本実施例でも　Ｓ□〜Ｓｎの信号電位によってはバイポ
ーラは飽和せず、高速動作が可能である。

第７図は、本発明を比較回路に適用したものである。入
力ＩＮよと比較入力ＣＤ１ｎを比べ、その結果をＣＤ０
ＵＴに出力する。入カニＮ１およびこれに対する基準電
圧ＶＲＥＦはバイポーラトランジスタＱ□＋　Ｑ　２１
　Ｑ　ｚ　ｒ　Ｑ　４　を飽和させない電位に設定する
。　この回路ではＩＮ□とＣＤ１ｎのデータが一致した
時、すなわち共に高電位あるいは低電位の時、Ｑ□とＱ
５あるいはＱ４とＱ、がオンとなり　Ｒ１に電流が流れ
、ＣＤ０ＵＴは低電位となる。一方、工Ｎ１とＣＤよ。

が一致しない時は、Ｑ２とＱ　５　ｔあるいはＱ３とＱ
６がオンになり、　出力ＣＤ０ＵＴは高電位となる。こ
うしてＩＮ、とＣＤ１ｎの比較回路を形成できる。ここ
で、ＣＤ□とそのインバータ出力ＣＤ′、ｎはＭＯＳト
ランジスタＭ□、Ｎ２．Ｎ３．Ｎ４のゲートを制御する
のみで、これらの信号電位が高くても、バイポーラトラ
ンジスタＱ、、Ｑ、が飽和することはない。

第８図は、本発明をＥＣＬインタフェースの集積回路（
メモリ又は論理ＬＳＩ）の出力回路に適用したものであ
る。ここで、Ｃ１は所定の電圧Ｖ。８を発生する電源回
路、ＩＮｌ、ＩＮ、は例えばメモリセルからの読出し信
号であり、ＣＥは出力回路の制御信号である。本回路で
ＣＥが低電位の時（待機時又はメモリの書込み時）は、
ＩＮよ、ＩＮ２の電位と無関係にＱ□ｌ　Ｑ　２　＋　
Ｑ　３がオフ、Ｑ４がオンとなり、　ｖｃｅの電位とＲ
３の抵抗で決まる′電流が１ｌ− Ｒ２に流れ、出力り。ＵＴは低電位となる。一方、ＧＥ
が高電位の時（動作時又はメモリの読出時）、Ｑ３がオ
ンＩ　Ｑ　４がオフとなり、入力Ｉ　Ｎ１．　Ｉ　Ｎ２
のデータにより、Ｑ□とＱ２のうち一方がオンとなり、
ＩＮｌ、ＩＮ２のデータに応じた出力信号を得ることが
できる。本実施例でも、ＩＮｌ、ＩＮ２の信号電位やＶ
Ｏ２はバイポーラを飽和させないような電位に設定する
必要があるが、ＣＥやそのインバータ出力はＭＯＳのゲ
ートを制御するのみで、電源電圧に等しい程の高振幅信
号を印加しても、バイポーラが飽和することはなく、高
速動作が可能である。この出力回路構成はメモリセルか
らの直接の読出し信号あるいはアンプで増巾した後の低
振幅信号を高速に出力に取出し、かつメモリの制御回路
の様にそれ程高速性を要求されない回路ブロックは低電
力のＣＭＯ８回路で構成する場合に有効な回路である。

第９図は、本発明をデータラッチ回路に適用した実施例
である。この回路はストローブ信号φ。

が高電位の時に、入力ＩＮ□、ＩＮ２のデータを取り込
み、φ、が低電位になってからは、そのデータを保持す
るものである。φ、が高電位の時は、Ｑ５がオン、Ｑ６
がオフとなり、入力Ｉ　Ｎ１．　Ｉ　Ｎ２のデータを取
り込み、出力信号をＯＵＴ□、０ＵＴ２に発生する。一
方、φ、が低電位の時はＱ５がオフ。

Ｑ、がオンとなるので、Ｑ３とＱ４およびＯＵＴよ。

０ＵＴ２の信号でフィードバックループが形成され、Ｉ
Ｎｌ、ＩＮ、のデータに無関係にデータを保持する。本
実施例でも高振幅信号φ、はＭ１〜Ｍ４のゲートに印加
されるのみでバイポーラトランジスタは飽和しないので
、高速動作が可能である。

以上の第４図〜第９図の実施例で述べてきた電流源トラ
ンジスタのベース印加電圧ＶＣＢの発生回路として、例
えば第１０図に示すような回路を用いると、ＧＮＤから
のＶＣＳ電圧として、抵抗Ｒ５／抵抗Ｒ６×ベース・エ
ミッタ間電圧Ｖｅｐ（トランジスタＱ、）の値を得るこ
とができる（図中、トランジスタＱ８とＱ　Ｌ　ｎのＶ
ＢＥはキャンセルすると仮定）。また、この他に抵抗や
ダイオード、トランジスタを組み合わせて各種の電源回
路を構成できる。

また、いわゆるバンドギャップ基準電圧回路（コロナ社
「集積回路工学Ｊ　（２）　２３頁〜２４頁参照）を適
用してＶＣＥＩを発生すれば、温度依存性、電源電圧依
存性のない、高電位・低電位出力を得ることができる。

さらに、第１１図のように電源回路内にＭＯＳトランジ
スタを直・並列に構成すれば、電源回路の消費電流をも
制御することができる。本図でφが高電位、ｉが低電位
であれば、Ｍｓがオン、Ｍ、がオフとなり、ｖＣ８とし
てＺｌとＺ２のインピーダンス比で決まる所定の電位を
得る。逆にφが低電位。

１が高電位であれば、ＶＣＳはＧＮＤの電位となり、第
４図〜第９図で述べたような電流源の電流をゼロにでき
ると共に、電源回路自身の電流もゼロに抑えることがで
きる。

以上に述べてきた実施例回路を、Ｂ１ＭＯＳデバイスを
用いた半導体メモリへ適用した例について説明する。

第１２図は、半導体メモリのブロック構成図である。

第１２図において、Ａ０〜Ａｎはアドレス入力信号、Ｃ
Ｅはチップイネーブル入力信号、ＷＥはライトイネーブ
ル入力信号、Ｄｉ。はデータイン入力信号、ＣＤよ。は
比較入力信号である。またり。ＵＴはメモリデータ出力
、　ＣＤ　ｏ　ｕ　ｒは比較出力信号である。ブロック
ＡＢはアドレスバッファ・デコーダである。Ｃは制御回
路、ＣＡはメモリセルアレー、ＭＡはメインアンプ、Ｏ
Ｂは出力バッファ、ＣＯＭＰは比較回路である。ＢｉＭ
Ｏ８の大容量メモリでは低電力化のためアドレスバッフ
ァ・デコーダＡＢ、制御回路Ｃを入出力信号切換り時の
み電源電流が流れる０ＭＯ８あるいはＢｉＭＯ８回路を
用いる場合が多い。一方、メインアンプＭＡや出力バッ
ファＯＢ、比較向路ＧＯＭＰは、回路数も少ないので、
バイポーラトランジスタのエミッタ結合形回路を用いて
高速化することが望まれる。こうした構成ではメインア
ンプＭＡや出カバソファＯＢ、比較回路ＣＯＭＰを制御
回路Ｃからの出力信号で制御する場合、これらの制御信
号は電源電圧にほぼ等しい高振幅信号なので、バイポー
ラのベースに直接入力すると、バイポーラトランジスタ
が飽和する。この時、本発明を用いれば、高振幅信号を
レベル変換せずにバイポーラ回路に入力することができ
るので、有用である。メインアンプＭＡは単に入力信号
を増幅する機能に加え、複数のサブアレーからの読出し
信号を、−部のアドレス入力信号を用いて選択するデー
タセレクト機能を備えたい場合がある。これは、例えば
ＤＲＡＭのリフレッシュサイクルの関係で複数のワード
を同時に選ぶ場合や、あるいはメモリセル寸法に比べ行
・列デコーダやドライバの寸法が大きく、これらの出力
で複数行又は複数列のメモリセルを同時に選択する場合
があるからである。

このため複数のセルからの読出し信号の中から１つを選
ぶ必要がある。第５図あるいは第６図の回路はこれに好
適な回路でｎ組の入力信号の中から８１〜Ｓｎで１組を
選ぶと同時に、入力信号の増幅を行うものである。また
メインアンプＭＡにラッチ機能を持たせたい場合がある
。ＤＲＡＭの再書込みや、読出し用電力低減のためメモ
リセルの読出し期間を短くした時、それと独立に出力の
読出しデータの有効期間を延ばしたい場合がある。これ
には第９図あるいは第９図と第６図を組合せた回路が有
効である。さらにＥＣＬインタフェースＢ１ＭＯＳメモ
リの出カバソファ回路ＯＢには第８図の回路を用いるこ
とができる。メインアンプＭＡからの出力信号をＩＮｌ
、ＩＮ２に入力し、ＣＥ倍信号より、待機時または書込
み時には常時。

Ｄ　０ＬＩＴに低電位出力を出すことができる。さらに
メモリセルからの読出し信号と、外部信号ＣＤよ。

とを比較して、一致・不一致を検出したい場合がある。

この時第７図に示したように、論理比較機能を持たせた
回路ＣＯＭＰを用いれば、ＣＤ０ＵＴとして比較結果を
得ることができる。その他、本発明はアドレスバッファ
・デコーダＡＢ、制御回路Ｃの回路ブロックにも広く適
用可能である。

以上述べたように、本発明はＢｉＭＯ８半導体メモリの
読出し系の各回路に適用することができるばかりでなく
、その他のＬＳＩにも広汎に適用できる。その利点とし
て、高振幅信号を入力してもバイポーラトランジスタが
飽和しない上、電流供給能力の小さいＭｏＳトランジス
タはベース電流の制御をするだけなので、バイポーラ回
路本来の高速性能を得ることができる。またＬＳＩのそ
れ程高速性を要求されない大部分の回路を低電力のＣＭ
ｏ８あるいはＢｉＭＯ８論理回路で構成すれば、全体と
して、高速・低電力のＬＳＩを実現する上で、非常に有
利である。

〔発明の効果〕

以上説明したように、本発明によれば、エミッタ結合形
論理回路（ＥＣＬ）を構成するバイポーラトランジスタ
のベースにＭＯＳトランジスタを挿入し、高振幅入力は
そのＭＯＳゲートに入力し、低振幅入力はＭｏ８のソー
ス／ドレインを介してベースに入力することにより、バ
イポーラトランジスタは飽和しないので、本来の高速動
作を行わせることができる。このような本発明の構成は
、例えばＢｉＭＯ８形集積回路のように、チップ内に電
源電圧にほぼ等しい高振幅の信号系と、１〜２ｖ以下の
低振幅の信号系が混在し、これらをＥＣＬで同時に高速
に処理する場合に有効な回路方式である。

さらに本発明はこのようなディジタル回路に利用できる
ばかりでなく、アナログ信号処理を行うエミッタ結合形
差動増幅回路にも適用することができ、バイポーラトラ
ンジスタを非飽和で高速に動作させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体回路の原理
的構成図、第２図は本発明の第２の実施例を示す半導体
回路の構成図、第３図は本発明の第３の実施例を示す半
導体回路の構成図、第４図は本発明の第４の実施例を示
す半導体回路の構成図、第５図〜第９図は本発明をさら
に具体化した実施例を示す半導体回路の構成図、第１０
図、第１１図は第４図〜第９図の電流源駆動電圧を発生
するための回路例を示す図、第１２図は本発明を半導体
メモリへ適用した場合の説明図、第１３図は従来のエミ
ッタ結合形論理回路の構成図である。ＩＮ１〜Ｉ　Ｎ、　：入力端子、ＩＮ□１．ＩＮ、□〜
Ｉ　Ｎｎｚ＋　Ｉ　Ｎｎｚ　：入力端子、０ＵＴ１，０
ＵＴ２：出力端子、Ｍ１〜Ｍ４：ベース制御用ＭＯＳト
ランジスタ、Ｍ、０．Ｍ１□〜Ｍｒ１１２Ｍｎ２＝ベー
ス制御用ＭＯＳトランジスタ、Ｑ１〜Ｑ６：バイポーラ
トランジスタ、Ｑｉ１ｔＱｉ２〜Ｑｎｘ＋Ｑｎｚ：バイ
ポーラトランジスタ、Ｑ１ａ〜Ｑｎｉ：バイポーラトラ
ンジスタ、ＶＣＣ：電源電位、Ｒ１−Ｒ７：抵抗、Ｒ１
３〜Ｒｒ１３：抵抗。 −２０＝第　　　１　　　図第　　　３　　　図Ｉ　Ｎ　ａ　　　　　　　　　　　Ｉ　Ｎ　４第　　　
４　　図第　　７　　図第　　　８　　　図ｏ０第　　　９　　　図第　　　ｌ　Ｏ図第　　　１１　　　図第　　　１２　　図Ａ第　　　１３　　　図

Claims

【特許請求の範囲】

１、複数のバイポーラトランジスタを有し、これらのバ
イポーラトランジスタをエミッタ結合し、該結合点から
電流源を引いてベースからの入力信号に応じてコレクタ
から出力信号を得る半導体回路において、電流スイッチ
用または電流源用のバイポーラトランジスタの一部ない
し全部のベースにＭＯＳトランジスタのソースまたはド
レインを接続し、該ＭＯＳトランジスタのゲートをパル
ス電圧で制御することを特徴とする半導体回路。