JPH01133425A

JPH01133425A - Ｄａ変換回路

Info

Publication number: JPH01133425A
Application number: JP29241487A
Authority: JP
Inventors: Kazuhisa Ishiguro; 和久石黒
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-11-19
Filing date: 1987-11-19
Publication date: 1989-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、デジタル信号をアナログ信号に変換する為の
ＤＡ変換回路に関するもので、特に変換部を構成する素
子の素子数を大幅に削減したＤＡ変換回路に関する。

（ロ）従来の技術昭和５８年９月２５日付でオーム社より発行された’Ａ
／Ｄフンバータ入門」第１５２頁及び第１５３頁には、
抵抗分割型のＤＡ変換回路が記載されている。前記抵抗
分割型のＤＡ変換回路は、第２図に示す如く、基準電圧
端子（１）とアース間に複数の抵抗（２１）、（ｚｔ＞
・・・（２ｎ）を直列接続し、前記複数の抵抗（２＋＞
、（２＊）・・・（２ｎ）の接続点に複数のスイッチ（
３，）、（３，）・・・（３ｎ）の一端を接続し、前記
複数のスイッチ（３１）、（３，）・・・（３ｎ）の他
端を共通にアンプ（４）の入力端に接続し、前記複数の
スイッチ（３１）、　（３ハ・・・（３ｎ）をデコーダ
（，５）の出力信号により制御し、入力端子（６）に印
加されるデジタル信号に応じたアナログ信号を出力端子
（７）に得るものである。この抵抗分割型のＤＡ変換回
路は、比較的精度が良く、本質的に単調性が確保される
という長所がある為、現在多用されている。

（ハ）発明が解決しようとする問題点しかしながら、前記第２図のＤＡ変換回路は、入力デジ
タル信号のビット数に応じて直列抵抗（２＋）、（２＊
）・・・（２ｎ）及びスイッチ（３１）、（３ｍ）・・
・（３ｎ）の個数が決まる為、前記入力デジタル信号の
ピット数が多くなると、前記抵抗及びスイッチの個数が
多くなり、実現が困難になるという問題があった。

例えば最近のデジタルオーディオ分野等においては、１
６ビツトのＤＡ変換回路が使用されているが、１６ビツ
トの場合、抵抗及びスイッチの数がそれぞれ６５５３６
個必要となる。

（ニ）問題点を解決するための手段本発明は、上述の点に鑑み成されたもので、入力デジタ
ル信号を上位ビット及び下位ビットに分離する手段と、
分離された上位ビット及び下位ビットのデジタル信号を
それぞれデコードする第１及び第２デコーダと、該第１
及び第２デコーダの出力信号を切換出力する第１スイッ
チと、該第１スイッチの出力信号に応じたアナログ電圧
を発生する抵抗分割型の変換部と、該変換部の基準電圧
を切換える第２スイッチと、前記変換部の出力信号を切
換出力する第３スイッチと、該第３スイッチの一方の出
力端に接続された第１保持回路と、前記第３スイッチの
他方の出力端に接続された第２保持回路と、前記第１及
び第２保持回路の出力信号を加算する加算回路とによっ
て構成されることを特徴とする。

（＊）作用本発明に依れば、まず第１乃至第３スイッチを第１の状
態とし、入力デジタル信号の上位ビットに対応する第１
制御信号を、第１の基準電圧が印加された変換部に印加
することにより、前記上位ビットのＤＡ変換を行ない、
第１保持回路に前記上位ビットに対応するアナログ信号
を保持させる。その後、族１乃至第３スイッチを第２の
状態とし、入力デジタル信号の下位ビットに対応する第
２制御信号を、第２の基準電圧が印加された変換部に印
加することにより、前記下位ビットのＤＡ変換を行ない
、第２保持回路に前記下位ビットに対応するアナログ信
号を保持させる。そして、前記第１及び第２保持回路の
出力信号を加算し、出力端子に入力デジタル信号に対応
したアナログ信号を発生させる。

（へ）実施例第１図は、本発明の一実施例を示す回路図で、（８）は
入力デジタル信号が印加される入力端子、（９）は前記
入力デジタル信号の上位ビットを選択する第１１選択回
路、（１０）は前記入力デジタル信号の下位ビットを選
択する第２選択回路、（１１）は前記第１選択回路（９
）の出力信号をラッチする第１ラッチ回路、（１２）は
前記第２選択回路（１０）の出力信号をラッチする第２
ラッチ回路、（１３）は前記第１ラッチ回路（１１）の
出力信号をデコードする第１デコーダ、　（１４）は前
記第２ラッチ回路（１２）の出力信号をデコードする第
２デコーダ、（１５）は前記第１及び第２デコーダ（１
３）及び（１４）の出力信号を選択する第１スイッチ、
（１６）は直列接続された第１乃至第４抵抗（１７）乃
至（２０）と、一端が前記第１乃至第４抵抗（１７）乃
至（２０）の接続点に接続された第４乃至第７スイッチ
（２１）乃至（２４）とから成る変換部、（２５）は第
１基準電圧が印加される第１基準端子、（２６）は第２
基準電圧が印加される第２基準端子、（２７）は前記変
換部（廷）に前記第１又は第２基準重圧を切換印加する
第２スイッチ、（２８）は前記変換部（長）の出力信号
を切換出力する第３スイッチ、（２９）は該第３スイッ
チ（２８）の一方の出力端に接続された第１保持回路、
（３０）は前記第３スイッチ（２８）の他方の出力端に
接続された第２保持回路、（３１）は前記第１及び第２
保持回路（２９）及び（３０）の出力信号を加算する加
算回路、及び（３２）は出力アナログ信号が得られる出
力端子である。

入力デジタル信号を４ビツトとし、その上位２ビツトの
デジタル信号を第１選択回路（９）で、下位２ビツトの
デジタル信号を第２選択回路（１０）で選択する様にす
れば、第１選択回路（９）の上位２ビツトの出力信号は
、第１ラッチ回路（１１）でラッチされ、第１デコーダ
（１３）でデコードされる。同様に、第２選択回路（１
０）の下位２ビツトの出力信号は、第２ラッチ回路（１
２）でラッチされ、第２デコーダ（１４）でデコードさ
れる。その場合、第１及び第２デコーダ（１３）及び（
１４）は、それぞれ２ビツトのデジタル信号「００」、
「０１」、「１０Ｊ、’　１１　Ｊ　ヲ４種Ｍ（７）制
御８号”　０００１　Ｊ、　’　００１０」、’０１０
０．、ｒｌｏｏｏ」に変換する。

いま、第１乃至第３スイッチ（１５）乃至（２８）が図
示の状態に切換えられているとすれば、第１デコーダ（
１３）の出力信号が変換部（廷）に印加されるとともに
、第１基準電圧＋Ｖｒが前記変換部（廷〉に印加される
。その為、前記変換部（廷〉から上位２ビツトのデジタ
ル信号に対応したアナログ信号が発生し、第３スイッチ
（２８〉を介して第１保持回路（２９）に保持される。

その際、上位２ビツトのデジタル信号を「１０」とすれ
ば、第１デコーダ（１３）の出力制御信号が’０１００
．となり、変換部（１りの第５スイッチ（２２）が閉と
なり、第１保持回路（２９）にＶｒ／２のアナログ信号
が保持される。

次に、第１乃至第３スイッチ（１５）乃至（２８）が図
示と逆の状態に切換えられると、第２デコーダ（１４〉
の出力信号が変換部（す）に印加されるとともに、第２
基準電圧＋Ｖｒ／２’が前記変換部（巧）に印加される
。その際、Ｎは上位ビットのビット数であり、上位ビッ
トの数が２の場合はＮ−２となり、第２基準電圧は　＋
Ｖｒ／　４となる。ここで、下位２ビツトのデジタル信
号をｒｏｌ」とすれば、第２デコーダ（１４）の出力制
御信号が「００１０」となり、変換部（帥）の第６スイ
ッチ（２３）が閉となり、第２保持回路（３０）にｖｒ
／１６のアナログ信号が保持される。

第１及び第２保持回路（２９）及び（３０）に保持され
たアナログ信号は、加算回路（３１）で加算される。

その為、出力端子（３２）には、（Ｖｒ／　２　＋　Ｖ
ｒ／　１６　）の出力アナログ信号が発生する。第１図
における第１乃至第３スイッチ〈１５）乃至（２８）の
切換動作及び各回路の動作は、タイミング信号に応じて
自動的に行なわれる。従って、入力端子（８）に印加さ
れる入力デジタル信号に対応した出力アナログ信号を出
力端子（３２）に発生させることが出来る。

その場合、変換部（廷）を構成する抵抗及びスイッチの
数は、それぞれ２Ｎ″個になる。例えば、入力デジタル
信号が４ビツトの場合、前記抵抗及びスイッチの数はそ
れぞれ４個となり、１６ビツトの場合、２５６個となる
。ちなみに、第２図のＤＡ変換回路の場合は、６５５３
６個の抵抗及びスイッチを必要とする。

（ト）発明の効果以上述べた如く、本発明に依れば、変換部を構成する抵
抗及びスイッチの数を大幅に削減したＤＡ変換回路を提
供出来る。特に前記抵抗及びスイッチの数は、入力デジ
タル信号のビット数が多くなればなるほど従来のものに
比べ削減効果が高くなるので、本発明に係るＤＡ変換回
路は、デジタルオーディオ分野に利用して好適である。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、及び第２図
は従来のＤＡ変換回路を示す回路図である。（９）、　（１０）・・・選択回路、　（１３）、　（
１４）・・・デコーダ、　（廷）、　（２７）、　（２
８）・・・スイッチ、　（す）・・・変換部、　（２５
）、　（２６）・・・基準電圧端子、　（２９）、　（
３０）・・・保持回路、　（３１）・・・加算回路。

Claims

【特許請求の範囲】

（１）入力デジタル信号を上位ビット及び下位ビットに
分離する手段と、分離された上位ビットのデジタル信号
をデコードする第１デコーダと、分離された下位ビット
のデジタル信号をデコードする第２デコーダと、前記第
１及び第２デコーダの出力信号を切換出力する第１スイ
ッチと、該第１スイッチの出力信号に応じたアナログ電
圧を発生する抵抗分割型の変換部と、該変換部の基準電
圧を切換える第２スイッチと、前記変換部の出力信号を
切換出力する第３スイッチと、該第３スイッチの一方の
出力端に接続された第１保持回路と、前記第３スイッチ
の他方の出力端に接続された第２保持回路と、前記第１
及び第２保持回路の出力信号を加算する加算回路とから
成り、前記第１、第２及び第３スイッチを連動して切換
えることにより、入力デジタル信号に応じた出力アナロ
グ信号を発生する様にしたことを特徴とするＤＡ変換回
路。