JPH01117445A - インタ−モジユ−ルデ−タ通信用シリアルデ−タバス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業上の利用分野〉 本発明の目的はマイクロプロセッサ及び／又はマイクロ
コンピュータ間にパラメトリックデータの通信を提供す
るためのデータ通信ネットワークを提供することである
。記載した特定態様は自動車環境で生じたものであるが
、例えばパスは様々の自動車以外の用途でも利用出来る
。開発されたインターフェイス集積回路はさまざまの種
類の高度通信プロトコル例えばマスタースレーブ又はト
ーケン通過の維持に耐えられ、衝突検知ネットワークで
＠に有用である。

く従来の技術〉 さまざまのスタンドアローン装置中のマイクロプロセッ
サ及びマイクロコンピュータに包含される単離インテリ
ジェンスをリンクする要求はよく知られている。

マイクロプロセッサ及びマイクロコンピュータの単離イ
ンテリジェンスをリンクする解決策にはローカルエリア
ネットワークＣＬＡＮ）が含まれる。ＬＡＮはそれぞれ
がシリアルなデータチャンネルの制御を行いか２別の装
置にデータを伝送できる数個のマイクロプロセッサ又は
マイクロコンピュータをリンクする。ＬＡＮの問題のあ
るものは複Ｍなプロトコル、コントローラ及びソフトウ
ェア、及びより大きなシステムでのより複雑性を要する
ことである。

比較的小さな領域内で数個のマイクロプロセッサ又はマ
イクロコンピュータをリンクするより小さな用途では、
典盤的なＬＡＮによって与えられるよりも少ない数のマ
イクロプロセッサ又はマイクロコンビエータ制御装置の
全体ｔ−取扱うのにより複雑性の少ない実用性態が要求
されている。

上述のレベルの性能を取扱う設計のディジタルデータバ
スは当業者に知られている。か＼るデイジタルデータノ
（ス系は米国特許４，４２９．３８４号の−Ｃｏｗｓｓ
ｓ４ａ６ｔ　ｉｏｓＳｌｍｔｍｔｈ　　Ｈａｖｉｎｇ　
　Ａｓ　　ｌ５ｆｏｒｔｎａｔｉｏｓ　　Ｂｓａ　　Ａ
ｓｄＣ４ｒｅ％ｉｔｓ　ＴｈｅデげＯデに記載されてい
る。

上述の先行技術と本発明の間の主要な差異は先行技術が
スピード・シフトを使用し本発明は一定スピードで操作
している点である。第二の差異は先行技術は受信ステー
ションからの肯定（アクノーレッジ）ビットを利用し、
本発明はそうではない点である。そうすると、本発明は
伝送ステーションと受信ステーションの間にタイトなリ
ンクを必要どせず、これは受信ステーションがメツセー
ジ伝送中に応答するのに必要であったものである。

先行技術にまさる本発明の核心はメツセージ送信器とメ
ツセージ受信器との間の通信リンクの簡易化である。

本発明のシリアルなデータバスに先行技術を越えて付加
する第二の物はシリアルな通信インターフェイス（ＳＣ
Ｉ）ポートとの相互接続である。

〈発明の構成〉 本発明の通信パスはパスインターフェイスＩＣを介して
並列に数個のユーザマイクロプロセッサがパスに接続さ
れている２本のワイヤ差分信号系である。パスに接続さ
れたすべてのユーザマイクロプロセッサはネットワーク
に送られたすべてのメツセージを受信できる。送信した
いメツセージを有するユーザマイクロプロセッサはパス
の使用者を調停する簡単な一群の規則に従う。

すべてのユーザマイクロプロセッサは相互に独立して操
作される。ユーザマイクロプロセッサは受信用だけ、送
信用だけ、又はメツセージの受信と送信の両用に設定で
きる。

本来（システム）は可撓性で容易に拡張できる。ユーザ
マイクロプロセッサはパス又はパス上の他のマイクロプ
ロセッサ操作に、メツセージ容量又はメツセージプロト
コル以外に僅小の又はなんのＷ１撃無しで追〃口又は除
去できる。

パスは予め定められたボー速度で作動し、バスインター
フェイスＩＣは外部から供給されるクロック信号に従う
。

ビン選択可能なりロックデイバイト付加装置が利用でき
る。

バス上のすべてのメツセージは次のフォーマットを使用
する：メッセージＩＤバイトｌ；メツセージＩＤバイト
２；・・・・・メツセージＩＤバイトＮ；データバイト
１；データバイト２・・・・・・データバイトＮ。

メツセージＩＤバイトはメツセージ同定用の独特の値で
あり、伝送されるメツセージの最初のバイトである。少
なくとも１個のメツセージＩＤバイトが必要である。バ
ス調停（ａデｂｉｔｒａｔｉｏｓ）中ｆｃ数基のユーザ
マイクロプロセッサからメツセージＩＤバイトの同時伝
送が起こる、そして独特のメツセージＩＤ値が下達の衝
突検知システムが数台の伝送ユーザ中の一つを勝者とし
て調停でき、従ってこれが現在のパスの使用者である。

与えられたメツセージは所定のバス上の１台のユーザマ
イクロプロセッサでだけ通常は伝送される。

メツセージは通常パス上のすべてのユーザマイクロプロ
セッサで受信され、そして１台又はそれ以上のユーザマ
イクロプロセッサによって処理することが可能である。

ユーザマイクロプロセッサは、メツセージのメツセージ
ＩＤバイトラ受信して後、その操作にそのメツセージが
必要でないことをきめられる。ユーザマイクロプロセッ
サは次のメツセージＩＤバイトを待つために次に選ばれ
ることが可能で、そして従って現在の、不要なメツセー
ジの伝送に用いられる可能性あるデータバイ）Ｑ受信す
るのに必要な時間をとらない。

データバイト及び／又はメツセージパリティバイトは任
意的でアシそして伝送される所定のメツセージに依存し
ている。

メツセージパリティバイトはメツセージのデータバイト
部分時に伝送されるバイトであり、メツセージＩＤバイ
ト及びメツセージ中の他のデータバイトの正しさをチエ
ツクするのに使用される。バス上を伝送されるメッセー
ジ長に固有の制限は無い、然し自動車通信用にパスを分
割使用するＫはメツセージＩＤバイトと任意的なメツセ
ージパリティバイトを含めて１乃至６個の合計バイトの
メツセージを要する、殆んどのメツセージは２個又は３
個のバイトの長さを有する。

すべてのバイトはバス上を非同期フォーマットで伝送さ
れるニスタートビット第１）８データビツト（顕著性の
少いビットが第１）及びストップビットが最後で非同期
非ゼロ帰ｆｆ１（Ａ／Ｒ２）コーディングを用いる。ス
タートビットは論理上のゼロでありストップピットは論
理上の１である。

バス２６は十及び−源の間の差の値の約半分のレベルに
プルアップ抵抗器３８とプルダウン抵抗器５９でバイア
スされている。図３の外部バイアス回路参照。

衝突検知バスインターフェイスＩＣはユーザマイクロプ
ロセッサのさまざまの態様のインターフェイスをサポー
ト出来る。ここに記載する態様はシリアルな通信インタ
ーフェイスＣ３ＣＩ）のそれである。

ＳＣＩ態様（モード）はマイクロプロセッサ中で通常利
用できるＳＣＩファシリティ（即ち２本ワイヤ、フルダ
フレックス、非同期、バイト／キャラクタ−オリエンテ
ーション、中速度）にバスをインターフニイムする構造
である。

一般に、メツセージ伝送時、バイトがバスに伝送されて
いる間に反対（ｒｅｆｌｅｃｔｅｄ）バイトが同期に受
信される。

スタートーオプ・ザーアート・シリアルデータバスの点
から点のＣｐｏｉ％ｔ　　ｔｏ　ｐｏｉｎｔ）メツセー
ジフォーマットを、放送メツセージフォーマットに変え
ることによって、簡易化することが本発明の目的である
。これは簡易化の核心がメツセージの発信者同定用の言
葉とメツセージの宛先同定用の他の言葉を無くすること
である。点から点のフォーマットの代りに伝送されるべ
きデータ又は通信される情報の同定にメツセージＩＤバ
イトが使用される。ある場合には、メツセージはメツセ
ージＩＤだけから成る。他の場合、メツセージＩＤはメ
ツセージＩＤに続くデータを同定する。必要なら点から
点フォーマットも同伴できる。

シリアルなデータインターフェイスＩＣの一部としてＳ
ＣＩポートを提供するのが本発明の第二の目的である。

本発明の他の目的、特徴及び長所は添付図面及び特許請
求の範囲を参照して好ましい態様の以下の詳細な説明か
ら明らかとなろう。

く好ましい態様の詳細な記載〉 前述の米国特許第４．４２９，３８４号を参考としてこ
こに包含させる。またＡｎｔｈｏｎｙ　Ｊ、　Ｂｏｇｇ
ｆｓイａｎｄ　ＡｌｅｇＧｏｌｄｂａｒｇａｒによるＳ
ＡＥ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒ　Ａ３３０
５３６　＠Ｓｇｒイａｌ　　Ｂｓｂａ　　５ｔｒｓｃｔ
ｓｒａａ　　ＦｏｒＡｕｔｏｗｇｏｔｉｖｍ　　Ａｐｐ
ｌｉｅａｅｉｏｎａ”　　ＣＦａｂｒｕａｒｙ　　２Ｌ
１９８３）も参考として包含する。最後に１９８６年２
月２６日の１９８６Ｓｏｃｉｅｔｙ　　ｏｆ　Ａｓｔｏ
ｔｎｏｂｉｌｍＥｎｇｉｎｅｅｒｓ　　Ｃｏｎｆｅｒｍ
ｎｅｅ　で発表されたＦｒｍｄｍｒｉｅｋＯ，Ｒ，Ｍｉ
ｇａｔａｒｆｍｌｄのＳＡＥ　　Ｔｅｃｈｎｉｃａｌ　
　Ｐａｐｅｒ＠Ｃｈｒｙａｌａｒ　Ｃｏ１１ｉａｉｏｓ
　Ｄｅｔｅｃｔｉｏｎ　　（Ｃ”Ｄ）　　ＡＲａｖｏｌ
ｓｔｉｏｓａｒｙ　　Ｖａｈｉａｌｍ　　Ｎａｔｓｏｏ
ｒｋ”Ｃ３ＡＥＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒ　４８
６０３８９゜）を参考としてここに包含させる。

さて図１を説明するとシリアルバスネットワーク２０が
示されている。多数のユーザマイクロプロセッサ２２は
シリアルバスインターフェイスＩＣ２４’に介してバス
に接続できる。図２ではバスインターフェイスＩＣ２４
が内部機能の若干を示すために分割されている。ＩＣ２
４はバスドライバ２８及びバス受信器３０を介してなお
バス２６に接続されている。

バスドライバ２８で規定される差動出力回路はバスイン
ターフェイスＩＣ２４中でデータをバス２６に伝送し且
つ１ビツトよりもθビットに優先権を与えるために使用
される。

バス２６上の公称（ノミナル＠％ｏｍｉ％ａＪ’）又は
あきくアイドル”ｉｄ１ｍ’）信号は論理上の１ビツト
である。バスがアイドルであるか又はユーザマイクロプ
ロセッサ２２が論理上の１ビットヲ送っている場合には
、論理上の１がバス２６上にあられれてバス受信器３０
に与えられ且つ結晶ユーザマイ２０プロセツサ２２への
プレゼンテーション用にライン５３上に与えられる。少
なくとも１個のバスインターフェイスＩＣ２４が論理上
のθビットを送った時のみ、論理上の０ビツトがバス２
６上に現われる。

１個又はそれ以上のバスインターフェイスＩＣ２４がバ
ス２６上に論理上のθビラトラ出力し且つ少なくとも１
個のバスインターフェイスＩＣ２４が同時に論理上の０
ビツトヲ出力していると、次に論理上のθビットがバス
２６上に現われる。１個の１ｃ２４が論理上のＯピッｌ
出力した時は、論理上の１ピツ）ｔ−同時に出力してい
るすべての他のモジュールに勝つ。

多重のバスインターフェイスＩＣ２４がメツセージｆ　
バス２６上に同時に送ろうとしていると、調停に入り、
これは少なくともイビット時間（１ビツト時間は入力ク
ロック周波数÷１２Ｈに等しい）アイドルライン５１上
の論理上の低信号（バスのアイドル条件）が起って後ス
タートする。

図２の内容は後に詳述する。

さて図３を説明すると、外部バイアス回路５６が示され
ている。電圧源Ｖ０．がプルダウン抵抗器５９とプルア
ップ抵抗器５８（これは回路のアースを完了する）によ
ってバス２６に接続されている。バス２６はバス＋２５
側をプルアップ抵抗器５８に接続し、バス−２７側をプ
ルダウン抵抗器５９に接続しである２本のワイヤのよっ
た対から成る。

バス２６の（＋）及び（−）側に接続されてバスインタ
ーフェイスＩＣ２４１１Ｃ接続している２本のワイヤが
ある。インターフェイスＩＣ２４は次に図示どおりユー
ザマイクロプロセッサ２２に接続されている。

２個の成端Ｃ１ａデｍ１ｎａｔｔｏ％）抵抗器ＲＴが２
個のインターフェイスＩＣ間にネットワークの物理的末
端で接続されている、他のインターフェイスＩＣ２４は
主１９線対から引かれており成端抵抗器を必要としない
。

通信理論はハードウェアに関するもので、通常２又は３
ノー 層のメツセージプロトコルが伝送中に担持されたメツセ
ージ情報に下りてくる。本発明では、通信は、ラジオ周
波数妨害を最小にするために、　２本のワイヤを介して
行なわれる。

情報伝送に信号をつ〈シ出すのに本発明で使用される原
理は電流でバスの１本のワイヤをプルアップし且つ等し
い逆の電流でバスの他方のワイヤをプルダウンして正味
のＡＣＣ効果上ゼロすることに関する。

バス２６の末端でバス−２７及びバス＋２８に接続され
た成端抵抗器ＢＴがバス２６の固有インピーダンスにマ
ツチさせるために使用され、他の信号発生装置によって
発生する雑音からのバス２６への影響を最小にする。

この理論のデータバスへの影響は図３に示した回路から
及び図４に示したバスインターフェイスＩＣのブロック
図から見取れる。図３及び４で２個の数字がバス端でマ
ツチしている場所を示しているバス＋２５とバス−２７
に注目されよ。図４に示したＴＲＡＮＥＩＭＩＴ　、　
ＲＥＣＨＩＶＥ　、　ＣＬＯＣＫ及びＩＤＬＥラインは
図３に示す様にユーザマイクロプロセッサ２２に接続さ
れている。従ってバス２６からのライン２５及びライン
２７をバスインターフェイスＩＣ２４に接続した時に、
バス２６の末端で抵抗器ＲＴ３８と接続した時と実際上
同一のポテンシャルを有していることは明らかであろう
、この条件は論理上の１と規定する仁とができる。

同時にライン２５及び２７が図４に示した差動トランシ
ーバ３２からの等しい逆の電流で分離又は駆動された時
％転この条件を論理上の０と規定できる。

図示したシステム（装置）は２本のワイヤ又はラインと
並列に接続した数個のロードを持ったデータバス２６で
あることに留意されたい。２個のロードであると仮定す
ると、ワイヤ又はラインの両端に１個宛ある。２本のワ
イヤ又はラインは撚った対に起因する固有インピーダン
スのある撚った対である。インピーダンスＲＴがバス２
６の各端で包含されバス２６の固有インピーダンスにマ
ツチさせられる。

Ｒ？は成端抵抗器で図るに、３８で示されている。

図２を説明すると衝突検知器４４ｔ−介してバスドライ
バ２８に接続されている調停検知器４２に注目されたい
。調停検知器４２がバス２６上のスタートビットの開始
を検知する後又は前の予め定められた時間内に、調停検
知器４２はユーザマイクロプロセッサ２２からのスター
トビットの開始の受信をチエツクする。バス受信器３０
の出力をモニターすることでバス２６からのスター）１
？ツトの検知を行なう。調停検知器４２がバス２６から
スタートビットの検知後又は前の臀ビット時間内に、ユ
ーザマイクロプロセッサ２２からのスタートビットの開
始を検知したい時は、バス２６上の又はユーザマイクロ
プロセッサ２２からの次のスタートビットの開始迄、ユ
ーザマイクロプロセッサ２２のバス２６のアクセスをブ
ロックする。

ｇｉ突検知器４４は、調停検知器４２ｔ−介してユーザ
マイクロプロセッサ２２からバス２６に送られたビット
と、バス２６からバス受信器３０によって受信されたビ
ットとを比較する。衝突検知器はユーザマイクロプロセ
ッサ２２とバスとの間の接続を、ユーザマイクロプロセ
ッサ２２のＴＲＭＶＳＭＩＴライン上の信号ピッ）ｆバ
ス２６に到達させるか又はビットをバスに到達させぬか
して、制御する。

衝突検知器４４は、ユーザマイクロプロセッサ２２がバ
ス２６上に送信する電流ビットとバス受信器３０がバス
２６から受信する電流ビットの間の差が検知されるや否
やデータがバス２６に到達するのをブロックし始める。

−回設定されると、衝突検知器は、バスティドル条件で
再設定される迄、データを送信したユーザマイクロプロ
セッサ２２がバス２６に到達するのをブロックし続ける
。

衝突検知器４４は、それ４４がすべてのビラトラ、送信
又は受信されたバイトのビット毎に、スタートビットカ
ラストップビットマでを含めて比較し、ビット間隔の中
央又は近傍で比較しないことが、調停検知器４２と異な
っている。

調停検知器４２は毎バイトのスタートビットだけをとっ
て、そしてスタートビットの開始後の所定時間期（″／
、ビット時間）を比較する。

調停検知器４２及び衝突検知器４４はライン５０を介し
て再設定されユーザマイクロプロセッサ２２が再び、バ
スアイドルが起って後、バス２６について調停できる様
になる。

調停権を失なったユーザマイクロプロセッサ２２は一度
調停権を失なうと、通常追加のメツセージを送信しよう
としない。然しこれが行なわれると、バスドライバ２８
を介してバス２６に送信しようとされたメツセージバイ
トのすべてが調停検知器４２と衝突検知器４４によって
バス２６に到達するのをブロックされる。

ユーザマイクロプロセッサ２２がバス２６上にメツセー
ジを送信する時、ライン５１上のアイドル信号の値を先
ずチエツクすべきである。ライン５１上のアイドル信号
が低い値であるか又は高い論理上レベルから低い論理上
レベルに丁度行った時は、ユーザマイクロプロセッサ２
２はライン４８上のＴＲＡＮ！；ＩＭＩＴ信号を介して
バスインターフェイスＩＣ２４に送信すべきメツセージ
の第１メツセージＩＤバイトを送り始めることができる
。

ＴＲＡＮＳＭＩＴ接続を介してパスインターフェイスＩ
Ｃ２４で受信された信号は調停検知器４２に送られる。

調停検知器４２は、アイドル検知器５４からのライン５
０上の再設定（リセット）信号を受信して後、ライン４
８上のＴＲＡＮＳＭＩＴ信号を介してユーザマイクロプ
ロセッサ２２から受信した各バイトのスタートビットの
開始が、バス２６上に現われるのと同時かその前かイビ
ット時間以内の後に、調停検知器４２にすでに到達して
いるかチエツクする。調停検知器４２はパス受信器金倉
してバス２６上のデータを受信する。パス受信器３０の
出力はライン５３上の信号である。調停検知器４２がラ
イン５０上のリセット信号を受信後、ＴＲＡＮＳＭＩＴ
信号ライン４８にスタートピッ）　（１）開始力、バス
２６上のスタートビットの開始を調停検知器が検知する
前か、同時かλビット時間以内後に、現われると、調停
検知器４２はライン４８上のＴＲＡＮＳＭＩＴ信号から
受信している信号を変化させずＫその出力４９に渡レス
トツブピットが正確にバス２６から受信されるか又はラ
イン５０からリセット信号を再び受信する迄は、これを
続行しこの時点でライン４８上のＴＲＡＮＳＭＩＴ信号
からの及び／又はバス受信器を介してのバス２６からの
次のスタートビットの開始のチエツクを再開する。調停
検知器４２がストップビットが正しく受信されたか又は
リセット信号５（１’ｔ−受信したと判断した後、ライ
ン４８上のＴＲＡｍＭＩＴ信号にスタートビットの開始
が、調停検知器４２がバス２６上のスタートビットの開
始を検知してから隆ビット時間以上後に、現われた場合
、調停検知器４２はその出力４９ｔ−介して一定の高レ
ベル論理信号を送り始め、ストップビットが正確に受信
されたか又はライン５０上の次のりセット信号を受信す
る迄は、高レベル論理信号を送り続けてスタートビット
の開始をモニターしない。

調停検知器４２の出力、信号４９は衝突検知器４４に送
られる。

ライン５０上のリセット信号が受信されて後、衝突検知
器４４は、各ビット間隔の中央で、調停検知器４２から
受信した信号、信号４９を、パス受信器３０の出力信号
、ライン５３上の信号と比較する。ライン５０上のリセ
ット信号受信後、調停検知器４２からの信号、２イン４
９の信号の論理レベルはパス受信器３０からの信号出力
、ライン５３上の信号の論理レベルと等しくなる、次に
衝突検知器４４は調停検知器４２から受信した信号、ラ
イン４９上の信号をバスドライバ２８に渡し続ける。ラ
イン５０上のリセット信号を受信後の第１の時間、ライ
ン４９上の信号の論理レベルが論理レベル１でありライ
ン５３上の信号は論理レベルＯでらる、衝突検知器４４
はバスドライバ２８に一定の高論理レベル信号を出力し
、２８はバス２６上への伝送２　ＴＩＩＡＮＳＭＩＴラ
イン４８から受信したデータをブロックし、別のライン
５０上のリセット信号を受信する迄はそうし続ける作用
を有している。

ライン５０上のリセット信号は、検知器５４がアイドル
条件の開始を検知した時にアイドル制御検知器５４によ
って発せられる。検知器５４はライン５３上のスタート
ビットを検知して後８ビット時間以上後のストップビッ
ト信号レベルを検知して後１０連続ビット時間連続アイ
ドル信号レベルを検知して、アイドル条件の開始を検刈
する。ライン５３上のスタートビット検知後８ビット時
間後、ストップビット信号レベルが受信されない時はア
イドル制御検知器５４はストップビットレベル信号が検
知される迄、バスアイドル信号の連続ｌＯビット長期間
をカウントダウンし始める前に待つ、この作用はフレー
ミングエラーとして分類さ汰衝突検知器４４は更にアイ
ドル制御検知器５４が１０連続バスアイドル信号を検知
する迄、スタートビットのサンプリングを）゛ロックす
る。

１０ビツトバスアイドル時期中に、非アイドルレベル信
号がアイドル制御検知器５４で検知され、電ビット時間
以下続くと、ｌＯビットアイドル時期が再スタートされ
る。

非アイドル信号レベルがイビット時エリ長く続くと、信
号はスタートビットの開始に分類され、アイドル制御検
知器５４はスタートビット後８ビット時間再びカウント
ダウンし始める。この作用は正常なデータ伝送に分類さ
１、ライン５０上のリセット信号は発生させられぬ。

ライン５０上のリセット信号が発生するのと同時に、ア
イドル制御検知器５４は又、ライン５１上のアイドル信
号を高論理レベルから低レベルに変へる。アイドル制御
検知器５４はライン５１上のアイドル信号を高論理レベ
ルに、バスアイドル条件の検知によって低論理レベルに
リセットして後、ライン５３上の非アイドル信号レベル
金検知した時は常に、スイッチする、非アイドル信号が
％ビット時間以下続く時は、ライン５１上のアイドル信
号は、非アイドル信号がアイドルレベルにもどるや否や
、低論理レベルにもどる、非アイドル信号が電ピット時
間より長く続くと、信号はスタートビットの開始と解釈
されて、ライン５１上のアイドル信号は、ＩＤＬＥ条件
が検知され、ライン５１上にリセット信号が再び発せら
れる迄は高論理レベルにとどまる。

図４を説明すると、バスドライバ２８とバス受信器３０
０組合わせは差動トランシーバＣｄ１ｆｆ−ゾールｔｉ
ａｌｔデ８％８６−（！−デ）３２と呼ばれる。バスド
ライバ２８は電流源３４と電流シンク３６から成る。電
流源は３４であり電流シンク３６は図３に示した外部バ
イアス回路に接続されている。電流源３４及び電流シン
ク３６は成端抵抗器３８でバイアスの末端で相互接続さ
れ、これはバス２６の固有インピーダンスになるものに
マツチしている。これは図３に示されている。バス２６
はプラスワイヤ２５とマイナスワイヤ２７から成る。抵
抗器３８は、バス２６の各末端でバスインターフェイス
２４０両端を工ざｖ２本のワイヤ又はライン２５及び２
７にかけて接続されている。

ＴＲＡＮＳＭＩＴ接点４８で受信した信号は調停検知器
４２ζ衝突検知器４４を通りそして、ユーザマイクロプ
ロセッサ２２がら伝送された場合にはバスドライバ２８
上を通る。

衝突検知器４４からのコード化信号はラインＢ上のイン
バータに与えられる。

インバータ４０に与えられたラインＢ上の論理上の０は
実質的にバスドライバ２８１にオンにする。インバータ
４０への入力での論理上の０はラインＡのインバータか
らの高出力を生ずる。この高出力が電流源３４及び電流
シンク３６ｔ−点弧する。この作用はバス＋２５及びバ
ス−２７ラインを等しく反対の電流で引離すようにする
。これはバス受信器３０からの論理上の０出力金生じる
。これはリラックス又はアイドル状態の論理上のＩＫ卓
越する。

ラインＡ上のインバータ４０からの低出力が電流源３４
及び電流シンク３６シヤツトオフし、それでバス＋２５
及（Ｊ：ハス２７　ライン力、他のバスインターフェイ
スＩＣ２４が同時にバス２６を論理上の０レベルに駆動
していなければ、リラックス又はアイドル状態にもどさ
せる。

ここに示す回路と方法はユーザマイクロプロセッサのＢ
ｕｒｉａｌ　　Ｃｏｔｎｍｓｎｉｃａｔｉｏｎ　　Ｉｓ
ｔａｒｆａａｍＣ８ＣＩ）ｆ用いる。これがバスインタ
ーフェイスＩＣ２４の操作の基本である。

スタートビット検知器２００がワードフィリップフロッ
プ２０３を介して有効なスタートピッｔｆ検知した時Ｇ
Ｌワードカウンタ２０２に受信したデータワードのタイ
ミングと同期化させる。ワードカウンタ２０２は調停検
知器４２の署ビット時間プラス及び衝突検知器４４の％
ビット時間プラスの発生に用いられる。これはユーザマ
イクロプロセッサ２２及びクロツクデイバイダ２０１か
らのクロック信号を介して達成される。

ワードカウンタ２０２はストップビット時間で７レーミ
ングエラー検知器２０４Ｑ）リガーする。ストップビッ
トが検知されないと、アイドルカウンタ２０６がストッ
プビットレベル信号が検知される迄フレーミングエラー
検知器２０４によって拡張される。

衝突検知器４４は伝送入力及び受信出力をサンプルする
。

衝突検知器４４の機能はバス操作を中断する伝送をブロ
ックすることである。機能的には、バス２６が空いてい
る時にだけ伝送をスタートさせることでこれが達成され
る。

２個以上の装置が殆んど同時に伝送を求めている時は、
衝突検知器４４は最初に来た方の伝送を優先順で許す。

これらの装置が同期化して時間の調停窓内で、伝送しよ
うとしている時、即ちＡビット衝突検知器４４は最高の
優先メツセージＩＤバイ）１−有する一つだけに伝送の
継続を許す。

バス２６に接続されたユーザマイクロプロセッサ２２が
伝送を始めようとする時は、次の方法を利用する。

先ず、ユーザマイクロプロセッサ２２はＩＤＬＥライン
を見てアイドルフィリップフロップ１０７を介して論理
上のゼロに行きバス２６かめいていることを示している
迄待つ。

次に、ユーザマイクロプロセッサ２２は伝送すべきデー
タに付随する第１のメツセージＩＤバイトの発信を試み
る。

ユーザマイクロプロセッサ２２が最初に送信を開始する
か又は最高の優先メツセージＩＤバイｌ有している時は
、衝突検知器４４は送信を許す。

ユーザマイクロプロセッサ２２は受信メツセージＩＤバ
イトを読みこれをユーザマイクロプロセッサが送信しょ
うとするメツセージＩＤバイトと比較することで送信を
確認する。同一のメツセージＩＤバイトが伝えられると
、メツセージの残りを送信できる。さもない時は、ユー
ザマイクロプロセッサ２２は受信したメツセージＩＤバ
イトとデータが自分自身に必要であるものかを見るため
にチエツクする必要がある。

単独のデータストリングが伝送された時の外側の干渉又
は調停の要請によってデータ衝突が起こり得る。データ
を伝送しているユーザマイクロプロセッサ２２は伝送に
信）データを受信データとこのタイプのデータ衝突のた
めに比較できる。次に適切な動作がユーザマイクロプロ
セッサ２２によってとられる必要がある。

より特には調停検知器４２の操作は図４ａの７０−チャ
ートと関連して説明される。衝突検知器４４の操作は図
４ｂに示したフローチャートに関してより完全に示され
る。

図４ａｆ説明すると、ハードウェアリセット信号が調停
検知器にブロック３００で送られ、調停検知器４２をオ
ンにする。調停検知器中でライン４８上の入力とライン
４９上の出力の開に接続ができる。これはブロック３０
２で行なわれる。

判定ブロック３０４で、調停検知器４２はデータバス２
６上にスタートビットがあるか否か決定する。なければ
調停検知器が待機する。スタートビット信号がデータバ
ス２６上にあると、調停検知器４２はブロック３０６で
ワードカウンタ２０２をスタートさせる。

次に調停検知器はスタートビットレベルがデータバス２
６上であるか否かをきめる。そうでないと装置はブロッ
ク３０４にもどりデータバス２６上のスタートビット信
号を再チエツクする。スタートビットレベルがデータバ
ス２６止め時はスタートビット検知器２０２がスタート
ビット検知器時間が既にアップしたかみるためにポール
される。

さもないと調停検知器はブロック３０８にもどクバス２
６上のスタートビットレベル金再チエツクする。ブロッ
ク３１０でチエツクした様にスタートビット検知器時間
がアップしている時は、調停検知器はブロック３０４，
３０６．３０８及び３１０中でスタートビット検知器２
００によって実行機能の使用を完了させられる。

次に調停検知器４２はブロック３１２でその入力ライン
４８上の信号がスタートビットレベルであるかを見るた
めにチエツクする。さもない時は、調停検知器４２の入
力と出力間の接続が切れて、調停検知器はその出力ライ
ン４９上の信号をアイドルレベルに等しくセットされる
。これはブロック３１４で行なわれる。ブロック３１２
でチエツクした様に、調停検知器４２の入力上の信号レ
ベルがスタートビットレベルの時は、調停検知器はブロ
ック３１６に分岐して、ブロック３１６と３１８中で７
レーミングエラー検知器２０４とインターフェイスする
。ブロック３１６で調停検知器４２はストップビット時
期が既にアップしたかを見るためにチエツクする。さも
ない時は、調停検知器が待機する。ストップビット時間
がアップしていると、調停検知器はフレーミングエラー
検知器２０４を用いてストップビットレベルがデータバ
ス２６上であるかを見るのにチエツクされる。これはブ
ロック３１８で実行される。ストップビットがバス２６
上の時は、調停検知器はブロック３０４にもどりその点
から前方にスタートビット信号を再チエツクすることＫ
よって、それがバス２６上にあるかを見るための方法が
始まる。

ストップビットレベルがブロック３１８でチエツクした
様にバス２６上の時は、調停検知器４２はアイドル７リ
ツプフロツプ２０７によって供給された情報をみる。調
停検知器はこの場合はアイドルフリップフロップ２０７
の場合であるアイドル検知器から受信したリセット信号
を受信したかを見るためにチエツクする。リセット信号
が受信されぬ場合、調停検知器は待機している。リセッ
ト信号を受信した時は、調停検知器はブロック３０２に
もどり再び調停を開始する。

衝突検知器４４を説明すると、図４ｂのフローチャート
の説明が与えられる。ハードウェアリセット信号が衝突
検知器４４で受信されると、４４はブロック４００から
ブロック４０２に進み４４の入力と出力との間の接続を
行なう。

これに人力ライ／４９を出カラインＥＫ結ぶ。

次に、衝突検知器４４はブロック４０４でバス２６上の
スタートビットパスをチエツクする。スタートビット信
号がバス２６上にないと衝突検知器は待機する。スター
トビット信号がバス２６上にるると、衝突検知器はブロ
ック４０６からワードカウンタ２０２のスタートに移る
。ワードカウンタ２０２のスタートに続いて、衝突検知
器はスタートビットレベルがデータバス２６上であるか
を見るためセチェツクする。スタートビットレベルがバ
ス２６上にない時は、衝突検知器はブロック４０４に帰
りスタートビット信号がデータバス２６上にあるかを見
るために再チエツクする。スタートビットレベルがデー
タバス２６上に６る時は、衝突検知器はブロック４１０
に進みスタートビット時間が既にアップしたかを見るた
めにチエツクする。これはスタートビット検知器２００
の条件のチエツクである。

スタートビット検出器時間がまたアップしていないと、
衝突検知器４４はブロック４０８に帰りスタートピット
レベルがデータバス２６上にあるかどうか見るために再
チエツクする。スタートビット検出器時間がアップする
と、衝突検出器４４はブロック４０４．４０６．４０８
及び４１０からのスタートビット検知器２００とのその
相互作用を完了する。

衝突検知器４４は次にブロック４１２に進みワードカウ
ンタ２０２とインターフェイスしミツドビットタイマ、
ワードカウンタ２０２内にある、が既にアップしたかを
見るためにチエツクする。そうなっていないと４４は待
機している。ミツドビットタイマがアップしていると、
衝突検知器４４はブロック４１４に通って入力ライン４
９上の信号がバス２６上の信号に等しいかを見てチエツ
クするために下降する。入力ライン上の信号がバス２６
上の信号に等しい場合は、衝突検知器４４はブロック４
１６に分岐しブロック４１６及び４１８でフレーミング
エラー検知器２０４とインターフェイスし始める。衝突
検知器４４はブロック４１６中でストップビット時間が
既にアップしているかを見るのにチエツクする。そうで
ないと衝突検知器はブロック４１２に帰る。ストップビ
ット時間がアップしていると、衝突検知器４４はブロッ
ク４１８を通って下り、ストップビットレベルがバス２
６上にあるかを見るのにチエツクする。ストップビット
レベルがバス２６上にあると、衝突検知器４４はブロッ
ク４０４に帰り、スタートビット信号がデータバス上に
あるかを見る。

ストップビットレベルが、ブロック４１８でチエツクし
た様に、バス２６上にあると、衝突検知器４４はブロッ
ク４２０を通って下クリセットがアイドル検知器又はア
イドル７リツプフロツプ２０７から受信されているかを
見るのにチエツクする。そうでない時は、衝突検知器は
待機する。

リセットが受信されていないと、衝突検知器４４はブロ
ック４０２に帰る。

ブロック４１４に帰って、衝突検知器４４への信号中に
バス信号に等しくないと、衝突検知器４４はブロック４
２２を通って下り、衝突検知器の入力と出力間の接続を
切９その出カラインＢ上の信号がアイドルレベルに等し
いかを見る。次に衝突検知器４４はブロック４２０ｔ−
経て前述のように降下する。

図５を説明すると、調停中のバスインターフェイス集積
回路操作の例が示されている。図は調停時のバスインタ
ーフェイスの詳細な操作を示す。この例は単一バイトメ
ツセージ、即ちメツセージＩＤバイトだけの、３台のユ
ーザマイクロプロセッサ２２からの調停を示す。２個の
完全調停サイクルが示しである。ＩＤＬＩｆニラインの
操作も示しである。

図６を説明すると、一般的なメツセージ処理図が示され
ている。図６は対象のバス２６にデータを送付又は受取
るためにユーザマイクロプロセッサ２２が行なう過程の
一般説明を示している。

簡単のために、これらのステップ及び付属フローチャー
トは、イベントが起った時を検知するのにポーリング型
を使用する。実際の説明（解釈）は検知ロジック及びサ
ービスルーチンに置換して解釈して用いることができる
。この記載はすべての必要なポート及びＩＣ初期化を別
にしたと仮定している。

ブロック６０で始まｐ、ルーチンはパスＩＤＬＥｔ−用
いて同期化をチエツクする。プログラムは、バス２６が
アイドル条件、即ちライン５１上のＩＤＩＪ信号が低く
なる迄、待機する。プログラムは次にポイント６２に下
り送信又は受信を始める。アイドル信号はブロック６４
でもチエツクされ、プログラムは第１バイト、即ちメツ
セージのメツセージＩＤバイトがブロック６６からバス
から受信されるか、バス上に送信すべきメツセージがブ
ロック６８から入手される迄どちらが先かでも待機する
。バスからバイトが先に受信されると、プログラムはブ
ロック７０ｔ−通って下りる。

バス上に送信すべきメツセージが入手できる方が先だと
、プログラムはポイント７２を通って下クパス調停に勝
とうとする。

ポイント７２でバス調停に勝とうとしている時に、メツ
セージＩＤバイトである第１バイト’ｔパス２６上に送
る。

これはブロック７４で行なわれる。プログラムは次に調
停がポイント７８で勝ったか負けたかをチエツクするた
めに移動してゆく前はブロック７６゛中でバス２６から
バイトが受信される迄待つ、送信すべきメツセージを有
するすべてのマイクロプロセッサは同時にパス上にその
第１メツセージを送ろうとする。勝ったものだけがその
第１バイトのすべてのビットを持っていることを続けて
パス上に成功裡に送り出す。

点７８でどれが勝ったか負けたかを見るのに調停がチエ
ツクされる。ブロック８０でバスから受信したバイトが
バスに送ったバイトと同一であれば、調停に勝ったので
おり、メツセージの残りヲポイント８２で送ることがで
きる。バスから受信したバイトがバスに送ったバイトと
同一でなければ、調停に負けたのであり、バスから受取
ったバイトは勝者メツセージの第１バイトである。従っ
て、調停で負けると、プログラムはポイント７０に分岐
する。

ルーチンは次にブロック８４に下り、あればメツセージ
の残りをバスに送る。各バイトラバスに送る毎に、得ら
れたバイトがバス２６から受信される。これはブロック
８６．８８．９０及び９２會参照して示されてｒる。ブ
ロック８６で、次のメツセージバイトが送られそして次
にそのバス２６からの受信がブロック８８でチエツクさ
れる。受信バイトは送信バイトと等しいかどうかを見る
ためにブロック９０でチエツクされ、そして正しいと、
プログラムがブロック８４に帰り再び更なるメツセージ
バイ）’ｌｌ−チエツクする。受信バイトが送信バイト
と等しくないと、プログラムはブロック９２を通って下
り衝突によるメツセージ送信を終了する。

すべてのメツセージバイトを送ってしまうと、プログラ
ムはブロック８４からポイント９４へと下り送付メツセ
ージが完了したことを示す、送信メツセージは次にブロ
ック９６で入力待ち行列から消される。この点で、ルー
チンはポイン）６０Ｋｉｖパスアイドル条件に同期化す
るか再同期化する。

装置がメツセージ受信に設定されたポイントに帰ると、
プログラムはブロック９８で、そのメツセージがこの特
定のマイクロコンピュータ又はマイクロプロセッサに関
係のあるものかをチエツクして見る。メツセージが関係
ないものの時は、プログラムはポイント６ｏでバスアイ
ドル条件と再同期化するために帰る。メツセージが関係
のあるものの時Ｌプログラムはブロック１００に下り受
信バイトラたくわえ、バスからメツセージの他のバイト
を受信するのを待つか又はバスがアイドルになる、低く
なるのを待つ、このステップはブロック１０２と１０４
で行なわれる。

バスがアイドルになると、プログラムにポイント１０６
を下りて、受信メツセージが完了したことを示す。マイ
クロコンピュータ又はユーザマイクロプロセッサ２２は
次にブロック１０８で受信メツセージを処理する及び／
又は他によって更に処理できる様にすることができる。

プログラムは次にポイント６０からバスＩＤＬＥ条件と
再び再同期化するために下る。データコミュニケーショ
ンネットワークＣＤａｔａ　Ｃｏ雪騒ｎ１ｅａｔｉｏｓ
ａ　Ｎｅｔｗｏｒｋ）の要請に最も適合するプロトコル
はＣａｒｒｉｅｒ　Ｓａｇａｓ　ＭｓｌｔｉＡｃｃｅｓ
ｓ（Ｃ３ＭＡ）である。これはＭｉｅｓｔａｒｆｍｌｄ
の５ｔａｒＰａｐ−デム８６０３８９に略述されている
。

コンテンショーン解決の確定的優先アクセス法が古典的
衝突検知に付随する非確定的ランダムバッターオフ法の
代りに選ばれ次。

メツセージフォーマツ）ｔ−示す図７を説明する。

図７に示したアイドル時期はデータの各バイトの間で可
能であることに留意されたい。これはファームウェア制
御の使用とホストマイクロプロセッサ又はマイクロコン
ピュータの非同期シリアルＩ１０ポートへの直接接続を
可能にする。

さてバスインターフェイスＩＣ２４の実際操作に重点を
置いて本発明をより詳細に説明する。

ゼロビットは１ビツトよりも優先権を有するバスインタ
ーフェイスＩＣ２４に使用されている差動トランシーバ
出力回路３２が１ビツトエクも０ビツトに優先権を与え
る。

バス上のノミナル（公称）又はアイドル信号は１ビツト
である。バス２６がアイドル（おいている）か又はユー
ザマイクロプロセッサが１ビツトを送った時は、１がバ
ス２６上に現われる。バスインターフェイスＩＣ２４が
ゼロピラトラ送った時だけバス２６上にゼロが現われる
。

複数のバスインターフェイスＩＣ２４がバス２６上にデ
ータを同時に送った時は、バス調停で行なわれる様に、
１個又はそれ以上のバスインターフェイスＩＣ２４が１
ビツトをバス２６上に出力しそして少なくとも１個のバ
スインターフェイスＩＣ２４がゼロピットを出力し、次
にゼロピットがバス２６上に現われる。

ゼロピットは常に１ビツトにバス２６上で勝つ。

調停検知 調停検知器４２は、スタートビットがバス２６上に現わ
れる前かイビット時間以内後にそのスタートビットが到
達した時は、ユーザマイクロプロセッサ２２からのバイ
トを衝突検知器４４に渡す。

セットされると、調停検知器４２は次のパスアイドル条
件後逸、ユーザマイクロプロセッサ２２のバス２６への
アクセスをブロックする。

調停検知器４２はメツセージ中の各バイトのスタートビ
ットの開始でそのチエツクを行なう力ζ然しこれはメツ
セージの最初のバイトについてのみ実際は有効である。

衝突検知 衝突検知器４４はユーザマイクロプロセッサ２２からバ
ス２６に送られているビットとバス２６からバスインタ
ーフェイスＩＣ２４によって受信されているピッ）ｔ−
比較する。衝突検知器４４はユーザマイクロプロセッサ
２２とバス２６との間の接続をユーザマイクロプロセッ
サ２２のビットがバス２６に到達させられるか又はビッ
トがバス２６に到達するのをブロックするかで制御する
。

衝突検知器４４は、４４が送信及び受信されたバイト、
スタートビットからストップビットを含めた、のすべて
のピッ）ｆ比較し、そしてその比較はビット間隔の中央
で行なうという点で調停検知器４２と異なっている。調
停検知器４２は各バイトのスタートビットでのみ作用し
そしてその比較をスタートビットの開始復電ビット時間
で行なう。

バスアイドル条件を検知すると、衝突検知器４４はユー
ザマイクロプロセッサ２２からのデータがバス２６に到
達できる様にリセットされる。

衝突検知器４４はユーザマイクロプロセッサ２２がバス
２６に送ろうと試みている現在のビットとバスインター
フェイスＩＣ２４がバス２６から受信している現在のビ
ットの間の差を検知するや否やバス２６にデータが到達
するのをブロックし始める。

−度セットされると、衝突検知器４４はバスアイドル条
件でリセットされる迄、ユーザマイクロプロセッサ２２
から送られたデータがバス２６に到達するのをブロック
し続ける。

衝突検知器はバスアイドルでのみリセットされる。

調停に負けたユーザマイクロプロセッサ２２檄調停に負
けた以上、通常は追加のメツセージバイトラ送ろうと試
みない。もしそうしても、バスインターフェイスＩＣ２
４に送るメツセージバイトのすべては衝突検知器４４に
よってバス２６に到達するのをブロックされる。

反射バイト ユーザマイクロプロセッサ２２が送信用にバスインター
フェイスＩＣ２４にバイトラ送ると常に、それはいつも
反射バイトを受信することになる。

反射バイトはバス２６上に実際見られるバイトであり、
同時にバス２６上に送信されているデータのすべての有
効合計であり、差動トランシーバ３２を作動させる方法
即ちゼロピットが優先権を有し、そしてノイズ又は他の
外部信号がバス２６上にある可能性がある。

調停、又はノイズ又は他の外部信号と衝突後、反射バイ
トは当初のメツセージバイトと僅かしか似ていない。こ
れが１ビツトよりも０ビツトに優先権を与えるバスドラ
イバ３９の結果である。

ユーザマイクロプロセッサ２２は常に待機して、バスイ
ンターフェイスＩＣ２４から受信した反射バイトを送ろ
うと試みた最後のバイトと比較して、それが調停に負け
たか又はそのデータがバス２６上のノイズ又は他の妨害
信号と衝突したかを見る必要がある。両方の場合とも反
射バイトは送った最後のバイトに等しくは無く、ユーザ
マイクロプロセッサ２２はメツセージバイトラ送る試み
を中止しなければならぬ。調停に負けた後、ユーザマイ
クロプロセッサ２２は受信したメツセージＩＤバイ）ｆ
チエツクして勝者のメツセージを受信する必要があるか
を判断しなければならぬ。

企図され次伝送 バス２６上のすべての伝送は実際上企図された伝送であ
る。多数の因子が行なおうと試みた所定のユーザマイク
ロプロセッサ２２の伝送を妨害するであろう、例えば（
１）調停及び衝突検知器４２及び４４がユーザマイクロ
プロセッサ２２からバス２６へのデータの伝送をカット
オフしたりブロックするであろう、（２）ユーザマイク
ロプロセッサ２２がバイトの伝送動作に入って後、反射
バイトラ見てバス２６で実際起っていることを見る必要
がある；（３）調停、ユーザマイクロプロセッサ２２は
メツセージＩＤバイトラ送ろうと試みる。バス２６の使
用で勝つと、残っているメツセージバイトを送ろうとす
る。

一般にバス２６上を送ろうとする試みは成功する、然し
ユーザマイクロプロセッサは企図したメツセージバイト
伝送を行い、反射バイト／複数バイトと最後の伝送バイ
ト／複数バイト全比較企図が成功しない場合の対処をす
る必要がある。

調停 調停又はバス調停は１台又はそれ以上のユーザマイクロ
プロセッサによるメツセージＩＤバイトのバス２６上へ
の企図され九伝送である。

調停の目的はメツセージ伝送のために、ユーザマイクロ
プロセッサ２２にバス２６の単独使用を可能とすること
である。

調停は２ビツト時間後バスアイドルが始するかその後、
ユーザマイクロプロセッサ２２がバス２６がアイドルで
ある時に伝送すべきメツセージを有している時に始筐る
。

バスアイドルの開始（即ちＩＤＬＥが低くなる）と調停
の開始の間の２ビツト時間の遅れはメツセージ遅れのス
ター）　（ＳＯＮＤｅｌａν］と呼ばれている。自動的
２ビット時間遅れはバスインターフェイスＩＣ２４中に
形成される。

ＳＣＩサポートに使用するユーザマイクロプロセッサ２
２はそのＳＣＩサポートに約２ビット時間の固有遅れの
経験があろう。

調停検知器４２及び衝突検知器４４、バス２６上での１
ビツトよりもゼロビットの優先権及びバス２６上のすべ
てのメツセージについて独特のメツセージＩＤバイトの
使用によって、唯１個のメツセージＩＤバイトが１台又
は複数台のユーザマイクロプロセッサ２２が同時に調停
にある時に、調停で成功して伝送される。

あるユーザマイクロプロセッサ２２が調停を求めバス２
６を得ると、他のユーザマイクロプロセッサ２２はそれ
ぞれ調停及び衝突検知器４２及び４４によるバスアイド
ル条件後逸、伝送をブロックされる。

複数台のユーザマイクロプロセッサ２２が調停を求め、
そしてすべて相互に″／４ビット時間内にスタートビッ
トの伝送を開始した時は、ゼロピットが１ピツトに１さ
る優先権及び独特のメツセージＩＤバイトの使用が衝突
検知器４４を起動し、その中で１つ以外の伝送中のバス
インターフェイスＩＣにそのメツセージＩＤバイトの最
初と最後のデータビットの間でバス２６へのアクセスを
ブロックさせる。

最初のスタートビットがバス２６上に現われてから後火
ビット時間以後にそのメツセージＩＤバイトのスタート
ビットの伝送を始めたユーザマイクロプロセッサ２２−
バスインターフェイスＩＣ２４の組合わせは、バスアイ
ドル後、調停検知器４２によってバス２６へのアクセス
をブロックされバスアイドルが調停検知器４２と衝突検
知器４４でリセットされる迄バス２６へのアクセスをそ
のま＼にされるであろう。

バス２６上のすべてのユーザマイクロプロセッサ２２ヲ
転メツセージＩＤバイトを送ろうとしていると否とにか
＼わらず、成功したメツセージＩＤバイ）ｔ−受信する
。

調停の開始はすべてのユーザマイクロプロセッサ２２及
びバスインターフェイスＩＣ中でバスアイドルの生起に
よって、即ちＩＤＬＥが高から低になると同期化される
。

メツセージＩＤバイトの最も速い伝送はバス上でパスア
イドルが起って後２ビット時間で始する、即ちユーザマ
イクロプロセッサ２２−バスインターフェイスＩＣ２４
の組合わせはそれより早くメツセージＩＤバイトの伝送
を開始できない。

調停は調停検知器４２と衝突検知器４４のブロッキング
作用によって、バス２６上のすべてのバスインターフェ
イスＩＣ２４の中で単１台のユーザマイクロプロセッサ
２２がバス２６にアクセスした時に終る。

メツセージＩＤバイトを送ろうとしてた各ユーザマイク
ロプロセッサ２２は受信した反射バイトと送ろうとして
たメツセージＩＤバイト金比較して自分が勝ったか負け
たかをだしかめる必要がある。

反射メツセージＩＤバイトが送ろうとしたメツセージＩ
Ｄバイトと等しくないユーザマイクロプロセッサ２２は
調停に負けた。反射メツセージＩＤバイトが送ろうとし
たＩＤパづト等しいものは勝ったマイクロプロセッサ２
２用だけであり、独特のメツセージＩＤバイうかぎりこ
う言える。

調停に負けたユーザマイクロプロセッサ２２はその企図
が敗れたと仰り、メツセージの残Ｖｔ送ること全中止す
る、そしてそのメツセージを再び送ろうとする前にバス
アイドルが再び起こるのを待つ。衝突検知器４４は途も
角バスアイドルが起こる迄はバス２６に何も送らせない
。

負けたユーザマイクロプロセッサ２２は調停に勝った者
のメツセージの受信と処理を考える必要がある。

勝ったユーザマイクロプロセッサ２２のメツセージが追
加の伝送バイトを有していれば、それを送り続ける必要
がある。そしてストップビットの末端と次のスタートビ
ットの間に７ビツト時間の最大の１７ターパイトギヤツ
プｔ−越えるべきでは無い。バスが８ビット時間アイド
ルになると、すべてのバスインターフェイスＩＣ２４は
それ全バスアイドル条件と解釈して、調停検知器４２と
一突検知器４４及び信号バスアイドルをリセットし、そ
のユーザマイクロプロセッサ２２　’）　ＩＤＬＥニラ
イン５２を遇してリセットする。

送ろうとするメツセージを有するユーザマイクロプロセ
ッサ２２は順次に、前の勝者のユーザマイクロプロセッ
サ２２がまだそのメツセージデータバイトの一つを送ろ
うとしている間に、メツセージＩＤバイトを送り始める
。仮令古い勝者のユーザマイクロプロセッサ２２がＩＤ
ＬＥが低くなるのを見てさえも。

勝者のユーザマイクロプロセッサ２２がそのメツセージ
中のすべてのバイトを送った時は、それはバスインター
フェイスＩＣ２４にバイトラ送るのを止めて、バスアイ
ドルを再び待つ。

バスアイドル バスアイドルはユーザマイクロプロセッサ２２がバス２
６の制御をしていないバス２６の作動状態でおる。

バスアイドルはバス２６上の最後のメツセージの伝送が
終った時に始まる。

バスアイドルはメツセージＩＤバイトのスタートビット
がバス２６上に検知された時に経る。

バスアイドルは所定バス２６上のすべてのバスインター
フェイスＩＣ２４で検知され、そしてそれぞれのユーザ
マイクロプロセッサ２２にＩＤｒＪライン５１を通して
示される。ＩＤＬＥはバスアイドルの開始で低くなり、
バスアイドルの終了で高くなる。

バスアイドルの開始はバス２６上のすべてのバスインタ
ーフェイスＩＣ２４中の調停検知器４２及び衝突検知器
４４ｔ−リセットさせる。バスアイドルの開始は機能的
にはすべてのユーザマイクロプロセッサ２２は（１）ハ
ス２６上の最後のメツセージが終り、（２）バス２６上
の次のバイトはメツセージＩＤバイトと解釈されるべき
であり、（３）ハス調停は２ビット時間後に始まること
、を示す。

詳しくはバスアイドルはバス２６上にスタートビットが
検知されて後、８ピット間隔後有効なストップビットが
検知されて後、１０ビツトの連続間隔が起った後に始ま
る。

１０ビツトの連続アイドル間隔は１０ビツトの連続アイ
ドル（１）である。通常１０ビツトアイドル間隔は伝送
バイトのストップビット（１）の後に始まり、バス２６
の現在の所有者による追加バイトが送られなければ１０
ビット時間後ＫＭる。ストップビット時はストップビッ
トが検知されない、即ち０が検知されると、バス２６が
アイドル（１）になる迄１０ビツトアイドル間隔はスタ
ートしない。

１０ビツト連続アイドル間隔をモニターしている間Ｋ、
非アイドル信号、即ちノイズ、が検知されると、１０ビ
ツトアイドル間隔は再スタートする。事実、１０ビツト
アイドル間隔の待機中にスタートビット信号が検知され
ると、次に８データビット待ち、スタートビットと１０
ビツト連続アイドル間隔が再スタートする。

ＩＤＬＥラインは、アイドル検知器がアイドルレベル（
１）から低レベル（０）への転移を検知すれば常に高く
なる。低レベルがλビット時間以上続くと、ＩＤＬＥは
通常のアイドル基準が起こる後迄高いま＼である。然し
、バス２６がアイドルから低に行きそこにイビット時間
以下とどまる信号を持ったとすると、ＩＤＬＥラインは
高くなり次に再び低になり偽アイドル転移をおこす。

この偽アイドル転移を検知したユーザマイクロプロセッ
サ２２はそうしようとする時にそれに従った考慮を行な
う必要がある。一般に何もする必要がない。例えばＳＣ
Ｉ型ポートに固有の２ビット時間の遅れの完了を待って
いるＳＣＩユーザは反射バイトの受信の完了を待つこと
ができる。

ユーザマイクロプロセッサはこれが起った時にメツセー
ジが受信され次と仮定する必要はない。

本発明をその好ましい態様を用いて開示した力（本発明
の精神と範囲に該当する他の態様が存在し得るものであ
り、本発明の特許請求の範囲の適切な範囲又は正当な意
味を離れること無く、本発明は改変、修正、変形が可能
であることを理解されたい。

【図面の簡単な説明】

図１はシリアルバスネットワークを示すブロック図であ
る。 図２はバスインターフェイスＩＣの内部機能の若干を示
すバスインターフェイスＩＣの簡易化ブロック図である
。 図３は外部バイアス回路である。 図４はバスインターフェイスＩＣの詳細ブロック図であ
る。 図４６は調停作業のフローチャートである。 図４ｈは衝突検知器の作業方法を示すフローチャートで
ある。 図５は調停時の衝突検知バスインターフェイスＩＣ操作
の例を示すタイミングダイヤグラムである。 図６は一般的なメツセージ処理フローチャートである。 図７はメツセージ・フォーマットの例示である。 ゝ、−２ 図面の浄＝（内容：二変更なし） 一４０ミヒ＝、己。 ＋　　楓 べ　　Ｋ 二】＝＝−一、に；ｄ。 −二臣＝＝；・三 ７２ｔスかうフ１°り゛ソ２づれＬ％％）匙り・手続補
正書 昭和６２年４月２０日 特許庁長官　黒　１）明　雄　殿 １、事件の表示 昭和６２年特許願第４１２３７号 ２、発明の名称 インターモジュールデータ通信用シリアルデータバス１
補正をする者 事件との関係　　特許出願人 名称　　フライスラー　コーポレーション４、代理人 ５、補正の対象 願書の発明者の欄及び願書に添付の手書き明細書の浄書
６、補正の内容 手続補正書（方式） ％式％ １事件の表示 昭和６２年特許願第４１２３７号 ２、発明の名称 インターモジュールデータ通信用シリアルデータバス＆
補正をする者 事件との関係　　特許出願人

Claims (1)

1. 【特許請求の範囲】 １、クロックポートと入出力ポートに沿つたシリアル通
   信インターフェイス（ＳＣＩ）ポートを持ち、バスイン
   ターフェイス集積回路によつてデータバスと直結してい
   る２以上のユーザマイクロプロセッサ間のデータバスを
   介してのデータメッセージの伝送用の通信システムにお
   いて用いるバスインターフェイス集積回路において、 該回路が：調停検知器；衝突検知器； バスドライバ； バス受信器； 及びアイドル検知器からなり； 直列回路がユーザマイクロプロセッサのＳＣＩポートと
   データバスの間を接続した調停検知器、衝突検知器及び
   バスドライバの接続によつて形成されていてユーザマイ
   クロプロセッサからデータバスにデータを伝送するよう
   になつており； バス受信器がデータバスとユーザマイクロプロセッサ間
   に接続されていてデータバスからユーザマイクロプロセ
   ッサにデータメッセージを受信するようになつており；
   そして アイドル検知器がユーザマイクロプロセッサの入出力ポ
   ート間にそして調停検知器及び衝突検知器に個別的に接
   続されていてデータバスをモニターしデータバスがあき
   のとき及びデータバスがこんでいるときを検知するよう
   になつていることを特徴とするバスインターフェイス集
   積回路。 ２、さらにバス受信器とユーザマイクロプロセッサ間に
   接続されてバスインターフェイス集積回路の他の個所に
   よる処理の前にデータメッセージからのノイズを除くデ
   ィジタルフィルタ； 同期化を行なうためのタイミング及び同期化手段及び調
   停検知器、衝突検知器及びアイドル検知器によつて用い
   るバウドレートタイミング信号； ユーザマイクロプロセッサからクロックパルスを受信し
   てクロック信号を発生するクロツクデバイダ；クロック
   信号を受け入れ調停検知器及び衝突検知器にタイミング
   及び同期化情報を示すワードカウンタ；スタートビット
   信号とレベルがデータバス上にあるときをカウントし指
   示するためのスタートビット検知器；スタートビット信
   号とレベルがデータバス上にあるときをカウントし指示
   するためのフレーミングエラー検知器；データバスがア
   イドル状態にあるときをモニターし指示するアイドル検
   知器を有してなる特許請求の範囲第１項記載のバスイン
   ターフェイス集積回路。