JPH01108814A - Ａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＡ−Ｄ変換器、特に低速多ビツト変換をＣＭＯ
３で構成する場合にキャパシタを少く使用して高精度な
変換を行なわせるようにしたＡ−Ｄ変換器に関する。

［従来の技術］ オーディオ機器、特にＤＡＴ、ＤＡＤ、ＣＤなどディジ
タル処理を行う機器においては、Ａ−Ｄ変換器及びＤ−
Ａ変換器が必要である。オーディオ機器等の低速用のＡ
−Ｄ変換器及びＤ−Ａ変換器はビット数増加の傾向があ
り、１４．１６ビツトのＡ−Ｄ、Ｄ−Ａ変換が一般的に
なりつつある。

低速（サンプリング速度４４ＫＳ／Ｓ）ではあるが、モ
ノトニシティ　（単調増加特性）については厳しいもの
があり、歪率０．００３％以内であることが通常要求さ
れている。例えば１６ビツトＡ−りでは １／２”Ｘ１００％−０，００１５％の精度がＡ−り変
換器の内部回路に必要となる。

こうした精度のものを実現するために、−膜内には積分
型が多く採用されている。この積分型（後述）では、モ
ノトニシティを獲保するため多数の抵抗とトランジスを
使用してその比をそろえることにより実現しようとして
いるが、それでも不十分なため、更にＰＲＯＭによる補
正を行っている。そして、その回路にはコンパレータが
必要であるが、この精度も抵抗比精度に見合ったもので
なければならない。この精度調整は通常外部調整によっ
て行われることが多い。

第２図は従来のＡ−Ｄ変換器の代表例である積分型Ａ−
Ｄ変換器のブロック図である。図において、ＳＷ１〜Ｓ
Ｗ６は０Ｎ１０ＦＦスイツチ、１１〜■３は電流源、Ｖ
Ｒ２〜ＶＲ４は参照電圧源、ＳＨはサンプルホールド回
路、Ａ１はアンプ、ＣＨはサンプルホールド用コンデン
サ（以下コンデンサという）である。（１４）はコンパ
レータ、（１Ｂ）は符号器（ＣＯＤＥＲ）　、（１７）
はスイッチＳＷ１〜ＳＷ６の０Ｎ１０ＦＦを順次指示す
るレジスタ（Ｓ　ＡＲ）　、（１８）はプログラマブル
・リードオンリーメモリ（以下ＰＲＯＭという）で、（
１９）はサンプルホールド回路である。ｖｌは信号入力
で、ｖ６は符号出力である。

第２図のＡ−Ｄ変換器の動作を説明する。信号人力ｖ１
はサンプルホールド回路（１９）によりサンプルホール
ドされ、コンデンサＣＨにその電荷がホールドされる。

そこで、−例として単位電流をＩとして電流源１１．Ｉ
２，１３にそれぞれ重み付けをしておく。例えばｌｌ−
１０２４１，１２−３２１，Ｉ３−Ｉとする。当初スイ
ッチＳＷ１のみをＯＮとし、Ｉ　１−１０２４　Ｉにて
コンデンサＣＨにホールドされた電荷を差し引いて行く
。

このときレジスタ（１７）により差し引いて行く時間を
カウンタで計数していく。

このスイッチＳＷ１がＯＮとなっているとき、スイッチ
ＳＷ４もＯＮにしておき、アンプＡ１の出力はその過程
で参照電圧ＶＲ２とコンパレータ（１４）で比較され、
アンプＡ１の出力と参照電圧ＶＲ２の大小関係が逆転し
たときのカウンタの読みにより、上位６ビツトの符号が
符号器（１Ｂ）により決定される。

次にスイッチ５Ｗ４−ＯＦＦ、スイッチ５Ｗ５−〇Ｎ１
スイッチ５ＷＩ−ＯＦＦ、スイッチ５Ｗ２−ＯＮとして
Ｉ　２−３２１を差し引いて行く。

前述と同様にして、−コンパレータ（１４）の出力が反
転したときのカウンタの読みにより中間５ビツトの符号
が決まる。

次にスイッチ５Ｗ５−ＯＦＦ、スイッチ５Ｗ６−ＯＮ、
スイッチ５Ｗ２−ＯＦＦ、スイッチ５Ｗ３−ＯＮとして
、１３−１を差し引いて行く。前述と同様にしてコンパ
レータ（１４）の出力が反転したときのカウンタの読み
により下位４ビツトの符号が決まる。

このようにして１６ビツトの全符号が決まるが、前述の
ようにモノトニシティを０．００３％獲保するためには
、電流比１３／１１．Ｉ２／１１と、参照電圧比ＶＲ２
／ＶＲ４，ＶＲ３／ＶＲ４が高精度であることが絶対必
要条件となる。

上記の例において精度を試算してみると以下のとおりで
ある。Ａ−Ｄ変換精度±１／２ＬＳＢを獲保するために
は（カウンタのクロック誤差−〇とする）、次の精度が
必要である。

１／１０２４Ｘ１／２Ｘ１００％−０，０５％ここで、
参照電圧比は外部調整により誤差−〇にするものとする
。前述のように電流源は多数のトランジスタと抵抗で構
成されることが一般的（バイポーラプロセスでは）であ
る。このような電流源に高精度を求めることは製造上困
難であるため、チップ製造後Ｐ　ＲＰ　ＯＭ　（ｌｉｔ
）による補正により抵抗値を微調する方法が多く採用さ
れている。

このようなことから、主として電流比及び参照電圧比を
高精度に実現する回路方式及び製造法が要求されて久し
い状況ばある。。

〔発明が解決しようとする問題点１ 以上のように従来方式の積分型Ａ−Ｄにおいては、 イ）高精度を要求する電流比の実現の際その構成上多数
の抵抗及びトランジスタを必要とするため、チップサイ
ズが大きくなること、 口）補正のためのＰＲＯＭの設定を行うための製造コス
トが大きくなること、 ハ）更に、参照電圧比も又同様な高精度を必要とし、Ａ
−Ｄ変換器を１ケの部品であるＬＳＩで実現した場合に
は、装置に組込んだ後、その微調を行わなければならな
いという煩わしさが残っていること、 等の問題点があり、従来の回路方式では到底満足のい＜
　Ａ−Ｄ変換器は得られていなかった。

そして、上記の問題点にもかかわらず高精度のＡ−Ｄ変
換器を実現しようとすると、電流比精度の実現及び参照
電圧の外部調整に製造コストがかかるという問題点があ
った。

本発明はかかる問題点を解決するためになされたもので
、従来の回路で用いていた電流比及び参照電圧比を必要
としない回路構成によりＡ−Ｄ変換してその精度を高め
なＡ−Ｄ変換器を得ることを目的とする。

［問題点を解決するための手段］ 本発明に係るＡ−Ｄ変換器は、第１のＡ−Ｄ変換器と第
２のＡ−Ｄ変換器とから構成され、第１のＡ−Ｄ変換器
を上位ビット用とし、第２のＡ−Ｄ変換器を下位ビット
用とする。

第１のＡ−Ｄ変換器は、アンプとその負帰還ループに並
列接続された複数個のコンデンサから成り、各コンデン
サの容量はＣ、Ｃ／　ｎ　、　　Ｃ／　ｎ　２・・・（
ｎは２以上の整数）の関係をもち、当初容量の１番大き
いコンデンサに入力信号が充電されるホールド手段と、
前記コンデンサの容量に比例した容量の電荷を吸収する
電荷吸収手段とを有する。

更に、前記ホールド手段の充電されたコンデサの電荷を
前記電荷吸収手段へ、前記アンプの出力が所定値以下に
なるまで繰り返し転送する電荷転送手段と、前記アンプ
の出力が所定の値以下になったときの前記のコンデンサ
の電荷をそのコンデンサより次に容量の小さいコンデン
サに転送し、アンプの出力電圧を増幅する電圧増幅手段
と、前記電荷転送手段によって各コンデンサから電荷を
電荷吸収手段に転送した回数を符号変換する符号変換器
とを有する。

また、第２のＡ−Ｄ変換器は、入力信号であるアナログ
信号をデジタル信号に変換するフラシュＡ−Ｄ変換器（
並列比較形Ａ−Ｄ変換器）から構成されている。

［作用］ 本発明においては、ホールド手段の１番容量の大きいコ
ンデンサ（コンデンサＣ２）に入力信号が充電され、そ
の電荷を電荷転送手段によって電荷吸収手段に転送し、
そのコンデンサの容量に対応した電荷量が吸収され、コ
ンデンサＣ２の電荷量が差し引かれて行く。この電荷転
送は、アンプ出力が所定の電圧になるまで繰り返される
。そして、アンプ出力が所定の電圧になると、前記のコ
ンデンサに残っている電荷を電圧増幅手段により、その
コンデンサより次に容量の小さいコンデンサ（コンデン
サＣ３）に転送する。このとき、そのコンデンサＣ３の
容量はコンデンサＣ２に比べて小さいので結果的に電位
は上昇し、アンプ出力も上昇することになる。このよう
なことから前記の電荷転送の手段を電圧増幅手段と称し
ている。

次に、再び電荷転送手段によってコンデンサＣ３の電荷
が転送され、コンデサＣ３から所定の電荷が減じられる
。この時の減じられる電荷量はコンデンサＣ３に対応し
た大きさとなっている。

以上の電荷転送手段及び電圧増幅手段による電荷転送が
、ホールド手段のコンデンサの全てについて行われる。

そして、電荷転送手段による電荷の転送が行われている
間、その回数を各コンデンサ毎に計数してそれを符号器
により符号変換する。

このようにして入力信号の上位ビットが得られる。

一方、第２のＡ−Ｄ変換器は、入力信号の内下位ビット
信号を得る。第１のＡ−Ｄ変換器による上位ビット信号
と第２のＡ−Ｄ変換器による下位ビット信号を組み合わ
せることにより、アナログ入力信号のデジタル化がなさ
れる。

〔実施例〕

本発明の詳細な説明に先だって本発明の詳細な説明する
。第１図は本発明の原理を示したブロック図であり、第
２図と同一符号のものは相当部を示す。図において、（
１１）はホールド回路で、アンプＡ１及びその負帰還ル
ープに並列接続されたコンデンサＣ２，ＣＢ、Ｃ４（Ｃ
２＞ＣＢ＞Ｃ４）から構成されている。図のＣ２〜Ｃ４
の各ブロックはその電荷を他のブロックのコンデンサに
転送するためのスイッチ系（電圧増幅手段）を含んでい
るものとする。（１２）は電荷吸収手段で、コンデンサ
Ｃ５（−Ｃ２）、Ｃ６（−Ｃ３）及び、Ｃ７（−Ｃ４）
から構成されている。

（１３）はスイッチ（電荷転送手段）で、複数のスイッ
チで構成されている。（１４）はコンパレータ、（１５
）はフラシュＡ−Ｄ変換器、（ＩＢ）は符号器、（１７
）はレジスタで、ＶＲＩは参照電圧ＶＲを出力する参照
電圧発生器である。

上記の構成において、入力信号ｖ１はホールド回路（１
９）によりサンプリングされ、ホールド回路（１１）の
内容量が最大のコンデンサＣ２にてホールドされる。

次に、コデンサＣ２と容量の等しいコンデンサＣ５に参
照電圧ＶＲとで決まる電荷容量を蓄える。

ここで、コンデンサＣ２の電荷とコンデンサＣ５の電荷
とを逆極性になるように設定しておけば、スイッチ（１
３）を介してコンデンサＣ２をコンデンサＣ５に接続す
ると、コンデンサＣ２の電荷からコンデンサＣ５の電荷
量が吸収されて消滅する。

このことは換言すると、コンテナＣ２の電荷をコンデン
サＣ５に転送したことになる。そして、コンパレータ（
１４）の出力が反転するまで（アンプ出力＜ＶＲ）その
転送を繰り返すことにより、Ｑ−Ｃ２・Ｖｍａｘの電荷
量は、Ｑ”−Ｃ５−ＶＲの規格化された電荷量の何倍の
電荷量であるかが分かる。即ち、ＱからＱ−を引くこと
を繰り返した回数は、Ｑ／Ｑ−の整数値を表す。

ここで、Ｃ２−Ｃ５であるから、Ｑｍａｘ；Ｑ−はホー
ルド電圧の最大値Ｖｍａｘ；ＶＲとなる。即ち、カウン
トできる最大の回数はホールド電圧の最大値ｖ　ａｌａ
ｘとＶＲの比で決まることになる。例えば後述する実施
例のように８；１とすると、２３−８であるから３ビツ
ト分の変換ができることになる。同様に、１６；１．３
２；１とすると、４ビツト分、５ビツトのＡ−Ｄ変換が
できることになる。

以上のようにして最初の１サイクルが終了すると、次に
際コンデンサＣ２に残っている全電荷をコンデンサＣ３
に転送する。この時ＣＢ＜Ｃ２であるからその電圧は上
昇して電圧増幅される。そして、このコンデンサＣ３と
コンデンサＣ６（Ｃ３−Ｃ６）との間で上記と同様な電
荷転送を行うことにより、次の３ビツト分の変換ができ
る。

なお、コンデンサＣ２とコンデンサＣ３の容量比は８；
１に設定しであるが、これはコンテナＣ２の電位を８倍
に上昇させないと、次の引き算ができないことによる。

コンデンサＣ３とコンデンサＣ４との関係も上記と同様
であり、コンデンサＣ３の電荷転送が終了すると、次の
サイクルでコンデンサＣ４の電荷転送がなされ、これに
より次の３ビツト分の変換がなされる。以上のコンデン
サＣ２、Ｃ３、Ｃ４の電荷転送が終了すると、合計で上
位９ビツトの変換が行われたことになる。

一方、下位のビットについては、フラジ５Ａ−Ｄ変換器
（１５）及び符号器（１Ｂ）により一括して変換される
。

本発明は、以上のようにホールド手段のコンデンサの電
荷転送によるＡ−Ｄ変換と従来のフラシュＡ−Ｄ変換と
を組み合わせることによりビット数の調整及び演算処理
の迅速化を図っている。

次に、コンデンサ、測定レンジ、参照電圧等の関係を要
約すると以下のとおりである。

２の１サイクルのビット数；１ −レンジ最大電圧；１ −　Ｃｘ　　；　Ｃｘ−１−Ｃ’ｘ；　Ｃ’Ｘ−１なお
、Ｃｘ、Ｃｘ−１はホールド手段のコンテナ、Ｃ’ｘ、
　　Ｃ’ｘ−１は電荷吸収手段のコデンサで、上記の例
では８；１となっている。

次に、本発明の実施例を図に基づいて説明する。

第３図は本発明の一実施例のブロック図であり、第１図
及び第２図と同一符号のものは相当部を示す。図におい
て、Ｒ１，Ｒ２，Ｒ３は抵抗、Ａ１はアンプで、これら
はサンプルホールド回路（１９）を構成している。Ａ３
はコンパレータ（１４）を構成するアンプで、Ａ４はコ
ンパレータ（２０）を構成するアンプである。φ１〜φ
６及びφｌ〜φ６はスイッチである。ＶＲはアンプＡ１
の負入力、Ｖ３はアンプＡ１の正入力、ｖ４はアンプＡ
１の出力、ｖ５はコンパレータ出力、ｖＫはフラシュＡ
−Ｄ変換器（１５）のコンパレータ出力である。Ｃ８は
コンパレータ（１４）、　　（２０）の動作に必要なコ
ンデンサである。

第４図は第３図の各部の動作波“形を示したタイムチャ
ートである。図において、Ｈは高レベル、Ｌは低レベル
、ＧＮＤはグランドレベルをそれぞれ示す。Ａ、Ｂ、Ｃ
，Ｄ、Ｅ及びＦは各モードの名称で、ｂ１５〜ｂ０は符
号ビット出力（ｂ１５：ＭＯ。

ＳＢ、ｂ　　、ＬＳＢ）である。

以下第３図のブロック図の動作を第４図のタイムチャー
トを参照しながら説明する。

スイッチφ１〜φＢ、φ１〜φＢは各々複数個間じもの
が使用されており、φ１〜φＢ　−ＯＮのときその符号
に対応したスイッチφ１〜φ６は自動的にＯＦＦになり
、逆にφ１〜φ６−０ＦＦのとき自動的にφｌ〜φＢ−
ＯＮになるものとする。

Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆの各モードは次のように定義す
る。

Ａモード：オフセット・キャンセル Ｂモード：サンプリング Ｃモード：コンパレート後、電荷転送とコンパレートを
最大７回行って上位３ビツトの符号を決める。

Ｄモード：電圧増幅（８倍）行った後、コンパレートを
して、電荷転送とコンパレートを最大７回行って中間３
ビツトの符号を決める。

Ｅモード：同様にして中間下位３ビツトの符号を決める
。

Ｆモード：フラシュＡ−Ｄにより下位７ビツトの符号を
決める。

スイッチφ１〜φ７の役割は０８時に有為動作を行い、
以下の機能を司どる。

φ０　：オフセット・キャンセル φ１　：サンプリング φ２：ホールド φ３．φ４：電圧増幅（電荷転送） φ５　：電荷転送 φ６　：コンバレート φ７　：フラシュＡ−Ｄ内コンパレート単位容量−Ｃと
して、コンデンサＣ２，ＣＢ。

Ｃ４，Ｃ５，Ｃ６，Ｃ７は下記の関係で選ばれるが、Ｃ
１，Ｃ３は任意の値でよい。

Ｃ２〜Ｃ５−８１９２Ｃ Ｃ３−Ｃ６−（Ｃ２／８）霧１０２４　ＣＣ４−Ｃ７−
（Ｃ３／８）　　−１０００次に、動作の理解を容易に
するため次のように各部のレベル等を設定する。

Ｖｌ−０〜−４（Ｖ） １−Ｒ２ ｖ４−０〜４（■） ＶＲ−０，５（Ｖ） （Ｖ４のＭＡＸレンジの１／８） 次に、動作シーケンスの説明に移るが、各モードは、モ
ードＡ→Ｂ→Ｃ−Ｄ→Ｅ→Ｆの順に演算が行われる。第
４図のタイムチャートを参照しながら各モード毎に説明
を進める。

（Ａモード）： スイッチφＯのみをＯＮにする。従って、コンデンサＣ
１はアンプＡ１の一人力と中入力との間に接続された状
態になり、アンプＡ１のオフセットがコンデンサＣ１に
与えられる。

このコンデンサＣ１の電圧は、以下のモードではアンプ
Ａ１の中入力に逆極性で接続されたまま保持されるので
、アンプＡ１のオフセットはキャンセルされる。

（Ｂモード）： スイッチスチφ１のみをＯＮにし、入力信号Ｖ１はコン
デンサＣ２の両端に逆極性でホールドされ、Ｖ４−−Ｖ
ｌにより、コンデンサＣ２には８１９２Ｃ−Ｖｌの電荷
がホールドされる。

（Ｃモード）： スイッチφ２のみがＯＮとなり、更にスイッチφ６もＯ
Ｎすることで、アンプＡ１の出力ｖ４はコバレータ（１
４）にて参照電圧ＶＲと比較され、その大小による比較
結果が出力ｖ５に現れる。更に詳細に説明すると、スイ
ッチφＢは予めＯＮとなっているからコンデンサＣ８は
参照電圧発生器ＶＲ１からの電荷が充電されており、コ
ンパレータ（１４）の帰還回路もＯＮとなっている。こ
のような状態になっているとき、スイッチφｉがＯＮに
なると、出力ｖ４が参照電圧ＶＲより大きい場合と小さ
い場合とではその出力ｖ５は異なったものとなる。ここ
ではまだＶ４＞ＶＲなので、Ｖ５−Ｈとなっている。

次に、スイッチφ６■ＯＦＦ、スイッチφ５−ＯＮとな
る。第４図はこの時の等価回路を示した図で、コンデン
サＣ２の電荷はコンデンサＣ５へ転送され、 ８１９２Ｃ−Ｖｌ−８１９２Ｃ−ＶＲ となり、アンプＡ１の出力ｖ４は 　１−ＶＲ となり、この出力ｖ４は上記と同様に参照電圧ＶＲと比
較される。Ｖ４＞ＶＲなのでＶ５−Ｈとなっている。

同様に再度電荷転送されＶ４＞ＶＲよりＶ５−Ｈで、再
度電荷転送されて今度はＶ４＜ＶＲとなり、その結果Ｖ
５−Ｌとなる。この時点でＣモードは終り、レジスタ（
１７）により電荷転送の回数が計数され、その計数値が
符号器（１６）に送られ、そこで上位３ビツトが演算さ
れ、 ｂ　　　（ＭＳＢ）−０，ｂ１４−１．ｂ’−１が決ま
る。

（Ｄモード）： スイッチφ３のみがＯＮＬ、以下スイッチφＢ。

φ５がＣモードと同様にＯＮ、ＯＦＦを繰り返す。

第５図はスイッチφ３がＯＮになったときの等価回路を
示した図であり、コンデンＣ２に残っている電荷はコン
デンサＣ３に転送される。この時コンデンサＣ３の容量
はコンデンサＣ２の１７８であるから、コンデンサＣ３
の両端の電圧、即ちアンプＡ１の出力ｖ４は電荷の転送
前に比べて８倍の大きさに上昇する。

この後は上記のＣモードのときと同様にスイッチφＢ、
φ５がＣモードと同様にＯＮ、ＯＦＦを繰り返して、コ
ンデンサＣ６への電荷の転送、更にアンプＡ１の出力と
参照電圧ｖＲとの比較を繰り返し、 ｂ　　−０、ｂ　１１−１　、　　ｂ　”−０が決めら
れる。

（Ｅモード）： スイッチφ４のみをＯＮにし、Ｄモードと同様にして、
コンデサＣ３に残っている電荷をコンデンサＣ４に転送
して電位を上昇させた後、スイッチφ６．φ５がＤモー
ドと同様にＯＮ、ＯＦＦを繰り返して、コンデンサＣ７
への電荷の転送、更にアンプＡ１の出力と参照電圧ＶＲ
との比較を繰り返し、 ｂ　　−０，ｂ　　−０，ｂ　　−０，ｂ７−１が決め
られる。

（Ｆモード）： コンデンサＣ４の残りの電荷に基づいたアンプＡ１の出
力は、そのまま抵抗ＲＳ、コンデンサＣ８及びコンパレ
ータ（２０）から構成されるフラシュＡ−Ｄ変換器（１
５）及び符号器（１Ｂ）にて１度に７ビツト分の符号＜
　ｂ　８〜ｂ０）が判定される。即ち直列に接続された
抵抗Ｒ８により分圧された角基準電圧とアンプ出力■４
とがコンパレータ（２０）テ比較され、その比較結果は
符号器（１Ｂ）で演算されて７ビツト分の符号（ｂ　　
−ｂ’）が判定される。

以上の動作にて一連の１６ビツトのＡ−Ｄ変換動作は完
了する。

このように入力信号をサンプルした後、Ｃ，Ｄ。

Ｅモードにて電荷転送、比較、電圧増幅をサイクリック
に行ったところに特徴があり、１変換に最大２７回、最
小４回のクロックが必要となる。

−設計例では、デバイス構造は、 ダブル・ポリシリコンゲートＣＭＯＳ 電源電圧Ｖ　　　−５Ｖ Ｃ バイアスで電圧ｖ　　　−−５ｖ Ｅ Ｃ冒０．２ＰＦ となっている。

次に、上記実施例の効果の説明をする。

上記実施例で使用するコンデンサの総量は（オフセット
及びコンパレータ用コンデンサは除く）（８１９２Ｃ＋
１０２４Ｃ＋１２８Ｃ）Ｘ２−１８６８８Ｃ だけであり、従来の積分型（第２図）における多数の電
流源設定用トランジスタは不要で、また、別の方式であ
るキャパシタによる電荷配分型Ａ−Ｄにおける容量６５
５３６Ｃに比較して大幅なコンデンサの削減効果が得ら
れている。

次に電圧増幅手段について、例えばＤモードでは、 Ｃ２１ （ａ：アンプＡ１のオーブンループゲイン）で示される
ように、ゲインａが（資）でないことにより、Ｃ２／Ｃ
３による誤差よりも異ってくるおそれがある。

従って、上記実施例ではＦ　ＲＯＭ　（１ｇ）による補
正により、Ｃ２／Ｃ３の補正と増幅率の補正とを兼ねて
実施している。即ち、コンデンサＣ５に微少キャパシタ
を４ビットＰＲＯＭで増減し、コンデンサＣ６には３ビ
ットＰＲＯＭで増減している。

ところで、上記実施例では電荷転送によるＡ−Ｄ変換が
９ビツトで、フラシュＡ−Ｄ変換が７ビツトの場合につ
いて説明したが、両者の割合はその割合に限定されるも
のではなく、必要に応じて適宜変更し得るものであるこ
とはいうまでもない。

また、フラシュＡ−Ｄ変換器として抵抗ストリング形式
のものを示したが、コ・ンデンサストリング形式のもの
でもよいことはいうまでもない。

〔発明の効果〕

以上のように本発明によれば、ホールド手段に容量の異
なる複数のコンデンサを設けてその間で電荷転送するこ
とにより電圧増幅して、その電圧と１つの参照電圧とを
比較するようにしたので、参照電圧値を無調整のままで
Ｓ／Ｎを劣化させることなく、高精度なＡ−Ｄ変換を行
うことができる。更に、下位ビットについてはフラシュ
Ａ−Ｄ変換により一括して変換するようにしたので、演
算時間の遅れも生じない。

【図面の簡単な説明】

第１図は本発明の原理を示したＡ−Ｄ変換器のブロック
図、第２図は従来のＡ−Ｄ変換器のブロック図、第３図
は本発明の一実施例に係るＡ−Ｄ変換器のブロック図、
第４図は第３図のＡ−Ｄ変換器の動作を示したタイムチ
ャート、第５図は第３図の回路の電荷転送時の説明図、
第６図は第３図の回路の電圧増幅時の説明図である。 図において、（１１）はホールド回路、（１２）は電荷
吸収回路、（■３）は電荷転送手段、（１４）はコンパ
レータ、（１５）はフラシュＡ−Ｄ変換器、（１８）は
符号器、（１７）はレジスタ、（１９）はサンプルホー
ルド回路である。 なお、図中同一符号は同−又は相当部を示す。 も ４９尺」月め芙力乞イＷ＋の壇刀イ乍芝ホすグイムチτ
−ト第４図 １゜事件の表示 特願昭６２−２６５３５３号 ２、発明の名称 Ａ−Ｄ変換器 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都港区虎ノ門１丁目７番１２号名　
称　　　　（０２９）沖電気工業株式会社代表者　橋本
南海男 ４、代理人 住　所　　　　東京都港区芝浦４丁目１０番３号５６補
正の対象 明細書の「発明の詳細な説明」の欄及び図面。 ６、補正の内容 （１）明細書の第３頁第１５行「獲保」を、「確保」と
補正する。 （２）明細書第４頁第７行ｒＳＨはサンプルホールド回
路、」を削除する。 （３）明細書第４頁第８行〜第９行「（以下・・・・・
・という）」を削除する。 （４）明細書第６頁第４行「４」を、「５」と補正する
。 （５）明細書第６頁第７行「獲保」を、「確保」と補正
する。 （６）明細書第６頁第１３行「獲保」を、「確保」と補
正する。 （７）明細書第９頁第１７行「１番」を、「最も」と補
正する。 （８）明細書第１０頁第１行「電荷量」を、「電荷」と
補正する。 （９）明細書第１０頁第１行〜第２行「電荷量」を、「
電荷」と補正する。 （ｌＯ）明細書第１０頁第１４行「電荷量」を、「電荷
」と補正する。 （１１）明細書第１２頁第５行「ホールド」を、「サン
プル・ホールド」と補正する。 （１２）明細書第１２頁第１０行「とで決まる電荷容量
」を、「で決まる電荷」と補正する。 （１３）明細書第１２頁第１９行ｒＱＪを、「Ｑｍａｘ
Ｊと補正する。 （１４）明細書第１２頁第２０行「Ｑ′」を、「Ｑ・」
と補正する。 （１５）明細書第１３頁第１行「電荷量」を、「電荷」
と補正する。 （１６）明細書第１３頁第２行「ＱからＱ”Ｊを、ｒ　
Ｑ　ｍａｘからＱ’　Ｊと補正する。 （１７）明細書第１３頁第３行「Ｑ／Ｑ−の整数値」を
、ｒＱｍａｘ／Ｑ’　の整数部分」と補正する。 （１８）明細書第１３．貞節４行ｒＱｍａｘ；Ｑ−Ｊを
、ｒＱｍａｘ対Ｑ・」と補正する。 （１９）明細書第１３頁第５行「；・・・となる」を、
「対ＶＲと等しくなる」と補正する。 （２０）明細書第１３頁第８行「；」を、「対」と補正
する。 （２１）明細書第１３第１Ｏ行ｒ１６．１．３２；ＩＪ
を、「１６対１．３２対１」と補正する。 （２２）明細書第１３頁第１４行「際」を、「該」と補
正する。 （２３）明細書第１４頁第１行「；」を、ｒ対」と補正
する。 （２４）明細書第１４頁第１７行「調整」を、「増加」
と補正する。 （２５）明細書第１４第２０行「２の・・・・・・；１
」を、「１サイクルのビット数：１」と補正する。 （２Ｂ）明細書第１５頁第１行「；」を、「：」と補正
する。 （２７）明細書第１５頁第２行ｒＣｘ　−・・・・−Ｃ
−ｘ−Ｉ　Ｊを、ｒＣｘ　：　ＣＩＫ＋１−Ｃ１ｘ　：
　Ｃ’　ｘ＋ｌ　Ｊと補正する。 （２８）明細書箱１５貞節３ｒＣｘ−ＩＪを、ｒｃｘ＋
ＩＪ補正する。 （２９）明細書箱１５貞節４行ｒＣ−ｘ　、　　Ｃ”ｘ
−Ｉ　Ｊを、ｒＣ’　ｘ　、Ｃ’　ｘ＋ｌ　Ｊと補正す
る。 （３０）明細書第１５頁第５行「；」を、「：」と補正
する。 （３１）明細書箱１５貞節９行ｒ、Ｒ８は・・・・・・
ＡＩＪを、「は抵抗、Ａｌ、Ａ２Ｊと補正する。 （３２）明細書第１５頁第１３行「φｌ・・・及びφｌ
〜φ６」を、「φ０〜φ７及びφ０〜φ７」と補正する
。 （３３）明細書第１８頁第８行「φｌ〜φ６．φｌ〜Ｉ
」を、「φ０〜φ７，１］−〜マ了」と補正する。 （３４）明細書第１６頁第９行「φｌ〜φ６」を、「φ
０〜φ７」と補正する。 （３５）明細書第１６頁第１Ｏ行「φｌ〜φ６」を、「
φ０〜φ７」と補正する。 （３６）明細書第１６頁第１１行「φ１〜φＢ−ＯＦＦ
」を、「φ０〜φ７−ＯＮＪと補正する。 （３７）明細書第１４頁第１２行ｒφｌ〜φＢ−ＯＮＪ
を、「φ０〜φ７−ＯＦＦＪと補正する。 （３Ｂ）明細書第１７頁第７行「φ１」を「φ０」と補
正し、「有為動作」を「有為動作（導通）」と補正する
。 （３９）明細書第１７頁第１２行「（電荷転送）」を削
除する。 （４０）明細書第１９頁第１２行「ＯＮ」を、ｒＯＦＦ
Ｊと補正する。 （４１）明細書第２０頁第２行「第４図」を、「第５図
」と補正する。 （４２）明細書第２１頁第２行「第５図」を、「第６図
」と補正する。 （４３）明細書第２２頁第１２行「角」を、「各」と補
正する。 （４４）明細書第２３頁第４行「電源電圧」を、「正電
源電圧」と補正する。 （４５）明細書第２３頁第５行「パイ・・・電圧」を、
「負電源電圧」と補正する。 （４Ｂ）図面の第３図を別紙補正図面のとおり補正する
。 以上

Claims (2)

【特許請求の範囲】
1. （１）イ）アンプとその負帰還ループに並列接続された
   複数個のコンデンサから成り、各コンデンサの容量はｃ
   、ｃ／ｎ、ｃ／ｎ＾２・・・（ｎは２以上の整数）の関
   係を有し、当初容量の１番大きいコンデンサに入力信号
   が充電されるホールド手段と、前記各コンデンサの容量
   に比例した電荷量を吸収する電荷吸収手段と、 前記ホールド手段の充電されたコンデサの電荷を前記電
   荷吸収手段へ、前記アンプの出力が所定値になるまで繰
   り返し転送する電荷転送手段と、前記アンプの出力が所
   定の値以下になったときの前記のコンデンサの電荷をそ
   のコンデンサより次に容量の小さいコンデンサに転送し
   、アンプの出力電圧を増幅する電圧増幅手段と、 前記電荷転送手段によって各コンデンサから電荷を電荷
   吸収手段に転送した回数を符号変換する符号器と を有する第１のＡ−Ｄ変換器と、 ロ）入力信号が入力し、アナログ信号をデジタル信号に
   変換するフラシュＡ−Ｄ変換器からなる第２の第２の変
   換器と からなり、第１のＡ−Ｄ変換器を上位ビット用とし、第
   ２のＡ−Ｄ変換器を下位ビット用としたことを特徴とす
   るＡ−Ｄ変換器。
2. （２）電荷吸収手段は、ホールド手段と同一の個数で、
   同一の容量のコンデンサを有すると共に、該コンデサの
   容量を補正する補正用ＰＲＯＭを有する特許請求の範囲
   第１項記載のＡ−Ｄ変換器。