JPH01106093A

JPH01106093A - Ｌｃｄ表示装置を備えたデータ処理装置

Info

Publication number: JPH01106093A
Application number: JP26431087A
Authority: JP
Inventors: Yoshiyuki Nishizawa; 西沢　義志
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1989-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技眺分災この発明は、パーソナルコンピュータや、ワードプロセ
ッサ、ハンドベルト、ＤＰＳ　（データ・プロセッシン
グ・システム）、その他各種のデータ処理システムで使
用するＬＣＤ表示装置の改良に係り、特に、ＬＣＤ　（
液晶表示器）パネル等のように、比較的応答速度が遅い
表示部と表示制御部とビデオ用ＲＡＭとを具備し、該ビ
デオ用ＲＡＭを表示制御部と他の制御部とが共に直接ア
クセスするデータ処理装置において、ビデオ用ＲＡＭを
ＣＰＵがアクセスするとき、デイスプレィ画面上に乱れ
が生じることなく、シかも、ノンウェイトでＣＰＵがア
クセスできるようにして、描画速度の低下を防止するこ
とにより、見易い画面が得られるようにして操作性を向
上させたデータ処理装置に関する。

従来技術従来から、パーソナルコンピュータや、ワードプロセッ
サ、その他のデータ処理装置では、表示装置として、フ
ラットパネルであるＬＣＤ表示装置が多く使用されてい
る。

オペレータは、このようなＬＣＤ表示装置で、画面上に
表示された文字や図形を見ながら、キーボードやポイン
ティングデバイスを操作し、力一ツルを移動させて、必
要な作業を行っている。

第２図は、従来の小型ワードプロセッサの外観の一例を
示す斜視図である。図面において、ＤＰはＬＣＤ表示部
、ＫＢはキーボード、ＬＥＤはＬＥＤランプ、ＦＤはフ
ロッピーディスクを示す。

この第２図に示すように、小型ワードプロセッサは、Ｌ
ＣＤ表示部ＤＰとキーボードＫＢ、および後方に設けら
れたプリンタとを備え、また、外部記憶装置として、フ
ロッピーディスクＦＤを装着することができる構成であ
る。

ところが、このように、ＬＣＤからなる表示部と表示制
御部とビデオ用ＲＡＭとを具備し、該ビデオ用ＲＡＭを
表示制御部と他の制御部とが共に直接アクセスするデー
タ処理装置においては１表示画面に乱れが生じないよう
に、表示制御部（表示用コントローラ）を、他の制御部
であるＣＰＵよりも優先させているので、ＣＰＵがアク
セスする場合に、ウェイトがかかり、描画速度が遅くな
る、という問題がある。

第３図は、従来のデータ処理装置における制御部の一構
成例で、小型ワードプロセッサについて、その要部構成
の一例を示す機能ブロック図である。

図面において、■はキーボード等からなる入力装置、２
はキーボード・コントローラ、３はＬＣＤデイスプレィ
ユニット、４はＬＣＤコントローラ、５はＦＤＤ（フロ
ッピー・ディスク・ドライバ）。

６はＦＤ（フロッピー・ディスク・ドライバ）コントロ
ーラ、７はプリンタ、８はパラレル・インターフェース
回路、９はシリアル・インターフェース回路、１０はマ
イクロコンピュータ（ＣＰＵ）、１１はＲＯＭ、１２は
ＲＡＭ、１３は辞書メモリ、１４はシステムバスを示す
。

この第３図に示すデータ処理装置１例えば小型ワードプ
ロセッサの各部の機能は、概路次のとおりである。

入力装置１は、文字データや制御データ等を入力する入
力手段である。入力装置１から入力された情報は、キー
ボード・コントローラ２、システムバス１４を介して、
コンピュータ側へ送出される。

ＬＣＤデイスプレィユニット３は、その画面上に、文字
データやイメージデータをドツトパターンで可視表示す
る表示手段である。ＬＣＤデイスプレィユニット３には
、ＬＣＤコントローラ４が接続されており、ＶＲＡＭ上
に展開されたテキストデータやイメージデータを、画面
表示するよう制御される。

ＦＤＤ５のフロッピー・ディスクは、外部記憶装置であ
り、読出された情報は、ＦＤコントローラ６、システム
バス１４を介して、コンピュータ側へ送出される。

プリンタ７は、例えば、レーザビーム・プリンタやイン
クジェット・プリンタ、サーマルドツト・プリンタ等の
ドツトイメージの印刷装置で、ドツトパターンによる印
刷を行う。このプリンタ７には、システムバス１４．パ
ラレル・インターフェース回路８を介して、コンピュー
タ側から、作成されたテキストデータやイメージデータ
が与えられ、ハードコピーを作成する。

マイクロコンピュータ１０と、ＲＯＭＩＩと、ＲＡＭ１
２は、パーソナルコンピュータのシステム制御部を構成
している。

すなわち、ＲＯＭＩＩには、システム全体を制御するプ
ログラムやキャラクタパターンデータ等が格納されてお
り、また、ＲＡＭ１２は、その他のデータを格納するシ
ステムメモリである。マイクロコンピュータ１ｏは、第
３図のシステム全体を制御する。

辞書メモリ１３は、システムで使用される辞書データが
格納されており、必要に応じて読み出される。

小型ワードプロセッサやパーソナルコンピュータ等のデ
ータ処理装置は、この第３図のようなシステム構成であ
る。

次に、従来のＬＣＤ表示装置を備えたデータ処理装置に
ついて、その表示部の構成と動作を詳細に説明する。

第４図は、第２図に示した従来のデータ処理装置の表示
部について、その要部構成の一例を示す機能ブロック図
である。図面において、２１は発振部、２２は分周部、
２３は制御信号発生部、２４はアドレスカウンタ、２５
はＲＡＭアドレス選択部、２６はビデオＲＡＭ、２７は
データ変換部、２８はトランシーバ、２９は垂直ドツト
総数レジスタ、３０は第１のコンベア部、３１は垂直ド
ツト数カウンタ、３２は水平ドツト総数レジスタ、３３
は第２のコンベア部、３４は水平ドツト数カウンタを示
す。

一般に、ＬＣＤは、ＣＲＴと同様に、表示装置によって
定められた成る一定の周期で、制御信号および表示デー
タを１表示装置に対して送出することが必要である。

第４図の従来の表示部における各部の機能は。

概路次のとおりである。

発振部２１は、クロック信号を発生し１次の分周部２２
で分周されて基本タロツク信号が生成される。

この基本クロック信号は、制御信号発生部２３へ入力さ
れて、表示装置に対する制御信号が生成され、同時に、
アドレスカウンタ２４へも入力されて、順次カウントア
ツプされる。

このアドレスカウンタ２４の出力は、次段のＲＡＭアド
レス選択部２５へ与えられて、表示するデータを送るた
めのアドレス信号となる。

ＲＡＭアドレス選択部２５の出力は、ビデオＲＡＭ２６
へ入力され、そのアドレスに対応するビデオデータが、
ビデオＲＡＭ２６から読出される。

データ変換部２７は、ＬＣＤの要求するデータの型に変
換して、ＬＣＤへデータを送出する。

この際、トランシーバ２８は、ＣＰＵのデータバスと競
合しないように機能する。

すなわち、ＣＰＵがビデオＲＡＭ２６をアクセスしない
ときは、トランシーバ２８により、ＣＰＵのデータバス
と、ビデオＲＡＭ２６のデータバスとが切離されており
、また、ビデオＲＡＭ２６のアドレスバスは、ＬＣＤを
表示するためのアドレスカウンタ２４の値が接続されて
いるため、表示画面に乱れが生じることはない。

なお、垂直ドツト総数レジスタ２９は、ＬＣＤ画面の垂
直方向のドツト総数を記憶するレジスタで、第１のコン
ベア部３０の比較により、垂直ドツト数カウンタ３１に
保持されている現在の垂直ドツト数が垂直方向のドツト
総数に一致すると、その画面の垂直走査が終了し、再び
最初のラインに戻るように機能する。

水平ドツト総数レジスタ３２は、ＬＣＤ画面の水平方向
のドツト総数を記憶するレジスタで、第２のコンベア部
３３の比較により、水平ドツト数カウンタ３４に保持さ
れている現在の水平ドツト数が水平方向のドツト総数に
一致すると、その画面の一水平走査が終了し、次のライ
ンの最初のドツト位置に戻るように機能する。

また、トランシーバ２８は、ＣＰＵのバスと、ビデオＲ
ＡＭ２６のデータバスとを接続する。

このように、ＬＣＤ表示装置を備えたデータ処理装置で
は、ビデオ用ＲＡＭ２６のアクセスは、他の制御部であ
るＣＰＵと、表示制御部である表示用コントローラ（Ｌ
ＣＤＣ）とが、共にアクセスする構成となっている。

ところが、ビデオＲＡＭ２６は、同時にはアクセスでき
ないため、優先順位を決めてアクセスするようにしてい
る。

この場合に、ＣＰＵを優先させると、速度の遅いＬＣＤ
Ｃが、正確にビデオＲＡＭ２６のデータを読めないとい
う状態を生じることがあり、画面にゴミのようなノイズ
が発生する、という問題がある。

第４図の回路で、ＣＰＵが優先されているとき。

表示の内容を変更したり、表示の内容をＣＰＵが確認し
たりするために、ＣＰＵがビデオＲＡＭ２６をアクセス
した場合、ＣＰＵの制御信号によって、ＲＡＭアドレス
選択部２５からはＣＰＵのアドレスが出力され、ビデオ
ＲＡＭ２６のアドレスバスには、ＣＰＵからのアドレス
が接続される。

また、トランシーバ２８は、ＣＰＵのデータバスと、ビ
デオＲＡＭ２６のデータバスとを接続する。

したがって、ＣＰＵがビデオＲＡＭ２６をアクセスした
ときは、データ変換部２７には、表示用のデータではな
く、ＣＰＵがアクセスしたデータが送られることになる
。

その結果、ＬＣＤの画面上には、そのデータがノイズと
して一瞬表示されることになる。

このように、ＣＰＵを優先させると、ＣＰＵがビデオＲ
ＡＭ２６をアクセスしているときは、アドレスカウンタ
２４に対応する画面位置に、ノイズがゴミのように一瞬
表示されるため、ＣＰＵが連続的に画面をアクセスする
ときには、ＬＣＤの画面上のあちらこちらに、ゴミのよ
うなノイズが一瞬表示されては消え、非常に見難い画面
となる。

これに対して、ＬＣＤＣを優先させると、ＣＰＵがビデ
オＲＡＭ２６を正確にアクセスするために、ＬＣＤＣが
アクセスしない状態まで待たされるので、ＣＰＵのアク
セス時間が長くなり、画面の書換えに時間がかかり、処
理能率が遅くなる、という不都合がある。

また、他の表示制御方法として、一般にデュアルポート
ＲＡＭと呼ばれるメモリ、すなわち、ＣＰＵがアクセス
するビンと、ＬＣＤＣがアクセスするピンとを別個に有
し、ＣＰＵとＬＣＤＣとで同時にアクセスできるメモリ
を使用する方法も知られているが、この場合には、コス
トアップになる、という問題が生じる。

目　　　　　的そこで、この発明のＬＣＤ表示装置を備えたデータ処理
装置では、従来のデータ処理装置におけるこのような不
都合、すなわち、汎用の安価なビデオＲＡＭを使用した
場合に、ＣＰＵを優先させると、ＣＰＵが連続的に画面
をアクセスするとき、ノイズがゴミのように一瞬表示さ
れて見難い画面になり、逆に、ＬＣＤＣを優先させると
画面の書換えに時間がかかり、処理能率が低下する、と
いう不都合を解決し、簡単な構成の回路を付加するだけ
で、ＣＰＵを優先させてＣ’Ｐ　Ｕがノンウェイトでア
クセスできるようにして迅速な処理を可能にするととも
に、ＣＰＵがビデオＲＡＭをアクセスするとき、表示画
面に乱れが生じないようにして、データ処理装置の処理
速度の向上と、見易い画面表示による操作性の向上とを
実現することを目的とする。

碧−−」及そのために、この発明では、ＬＣＤからなる表乗部と表
示制御部とビデオ用Ｒ，ＡＭとを具備し、該ビデオ用Ｒ
ＡＭを表示制御部と他の制御部とが共に直接アクセスす
るＬＣＤ表示装置を備えたデータ処理装置において、デ
ータ変換部とビデオ用ＲＡＭとの接続および入力される
データを全て非表示にするＬＣＤデータ制御手段を前記
表示制御部に設け、前記他の制御部がビデオ用ＲＡＭを
アクセスしたときは、前記表示制御部から表示部にバッ
クグランドのデータと同一のデータを転送するようにし
ている。

次に、この発明のデータ処理装置について、図面を参照
しながら、その実施例を詳細に説明する。

第１図は、この発明のＬＣＤ表示装置を備えたデータ処
理装置について、その要部である表示部の詳細な構成の
一実施例を示す機能ブロック図である０図面における符
号は第４図と同様であり。

また、３５はＬＣＤデータ制御部を示す。

この第１図に示すように、この発明のデータ処理装置で
は、従来例を示す第４図のブロックに、ＬＣＤデータ制
御部３５が付加されている。

この第１図の回路では、ＣＰＵが優先される。

ＬＣＤデータ制御部３５は、ＣＰＵがビデオＲＡＭ２６
をアクセスしないときは、通常のバッファとして機能す
るので、全体の動作は、先の第４図に関連して説明した
従来の回路と同様である。

しかし、ＣＰＵがビデオＲＡＭ２６をアクセスするとき
は、このＬＣＤデータ制御部３５が、ＣＰＵの制御信号
によって、データ変換部２７とビデオＲＡＭ２６のデー
タバスとを切離し、データ変換部２７に入力するデータ
を全て「０」　（表示オフ）にする。

したがって、ＣＰＵがビデオＲＡＭ２６をアクセスした
ときには、ＬＣＤには表示データ「０」が送られること
になり、ノイズいわゆるゴミが発生することはない。

その上に、ＬＣＤの応答速度が遅いため、表示データ「
ｌ」　（表示オン）である位置に、非表示を示す表示デ
ータ「０」のデータが送られても、オペレータの目には
、殆んど分らない。

なお、例えば、画面スクロール時のように、ＣＰＵが頻
繁にビデオＲＡＭ２６をアクセスするときには、表示デ
ータ「０」が送られる場合が多くなるので、多少、表示
画面が薄くなることがある。

しかしながら、画面全体がスクロールし、画面データが
加わっているので、このように非表示を示す表示データ
「０」を送ることによる影響は殆んど現われない。

以上のように、この発明のＬＣＤ表示装置を備えたデー
タ処理装置では、ＣＰＵを優先させているので、ＣＰＵ
はノンウェイトでアクセスすることができ、しかも、表
示画面に乱れが生じることも防止される。

以上に詳細に説明したとおり、この発明では、ＬＣＤか
らなる表示部と表示制御部とビデオ用ＲＡＭとを具備し
、該ビデオ用ＲＡＭを表示制御部と他の制御部とが共に
直接アクセスするＬＣＤ表示装置を備えたデータ処理装
置において、データ変換部とビデオ用ＲＡＭとの接続お
よび入力されるデータを全て非表示にするＬＣＤデータ
制御手段を前記表示制御部に設け、前記他の制御部がビ
デオ用ＲＡＭをアクセスしたときは、前記表示制御部か
ら表示部にバックグランドのデータと同一のデータを転
送するようにしている。

豊−一米したがって、この発明のＬＣＤ表示装置を備えたデータ
処理装置によれば、速度の遅いＬＣＤ表示装置でも、他
の制御部であるＣＰＵがビデオＲＡＭをアクセスすると
き１表示画面が乱れることはなく、しかも、ＣＰＵはノ
ンウェイトでアクセスできるので４高速処理が可能で、
ＬＣＤ表示装置が接続されたデータ処理装置の操作能率
が著しく向上される。

しかも、付加される回路は、極めて簡単であり、また、
汎用のビデオＲＡＭで充分であるから、コスト面でも有
利である５等の優れた効果が奏せられる。

【図面の簡単な説明】

第１図は、この発明のＬ　Ｃ’Ｄ表示装置を備えたデー
タ処理装置について、その要部である表示部の詳細な構
成の一実施例を示す機能ブロック図、第２図は、従来の
小型ワードプロセッサの外観の一例を示す斜視図、第３図は、従来のデータ処理装置における制御部の一構
成例で、小型ワードプロセッサについて、その要部構成
の一例を示す機能ブロック図、第４図は、従来のデータ
処理装置の表示部について、その要部構成の一例を示す
機能ブロック図。図面において、２１は発振部、２２は分周部、２３は制
御信号発生部、２４はアドレスカウンタ、２５はＲＡＭ
アドレス選択部、２６はビデオＲＡＭ、２７はデータ変
換部、２８はトランシーバ、２９は垂直ドツト総数レジ
スタ、３０は第１のコンベア部、３１は垂直ドツト数カ
ウンタ、３２は水平ドツト総数レジスタ、３３は第２の
コンベア部、３４は水平ドツト数カウンタ、３５はＬＣ
Ｄデータ制御部。

Claims

【特許請求の範囲】

ＬＣＤからなる表示部と表示制御部とビデオ用ＲＡＭと
を具備し、該ビデオ用ＲＡＭを表示制御部と他の制御部
とが共に直接アクセスするＬＣＤ表示装置を備えたデー
タ処理装置において、データ変換部とビデオ用ＲＡＭと
の接続および入力されるデータを全て非表示にするＬＣ
Ｄデータ制御手段を前記表示制御部に設け、前記他の制
御部がビデオ用ＲＡＭをアクセスしたときは、前記表示
制御部から表示部にバックグランドのデータと同一のデ
ータを転送することを特徴とするデータ処理装置。