JPH011000A - 高速アクセスデジタルオーディオメッセージシステム及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル形式のオーディオメツセージを格納し
、所望とされる時該メツセージをプレイバックするシス
テムに関し、より詳細には、多数の個別メツセージを１
つ以上のメモリチップ上に格納するオーディオメツセー
ジシステム及びその方法に関するものである。

（従来の技術） 航空機、エレベータ等に使用される事前記録オーディオ
メツセージは現在デジタル形式で大型メモリに配置格納
されている。それぞれの異なるメツセージは独特なメモ
リアドレスを有し、所望される時にアドレス指定し且つ
メモリを介してステップを進める２進化カウンタにより
呼び出される。

多くのメツセージか格納されている場合には、多数のワ
イヤーと大アクセス容葦を有する超大型アドレスバスが
必要とされる０例えば、１つの１００万バイトメモリと
２０本の分離２進アドレスラインが必要である。このた
め、必然的にメツセージ容筆に限度か生じ、コストが増
大し、システムはより複雑になり、更には特定メツセー
ジの位置付は及びアクセスするのに時間を要することと
なる。

（発明の要約） 従来技術の上記問題点に鑑み、本発明の目的は、基本シ
ステムの複雑性を高めることなしに無限に拡張でき得る
大メモリ容ｌを有するデジタルオーディオメツセージ記
憶システム及びその方法を提供することであり、更には
必要とするのは少数の分離アドレスラインのみであり、
所望メツセージを極めて迅速にアクセスし且つ安価な非
常に改善されたアドレスシステムを有することにある。

本発明の上記目的は、１つ以上の個別メモリユニット、
好ましくはＥＰＲＯＭ　（消去可能プログラマフル読み
出専用メモリ）にて構成されるデジタルメモリにより達
成される。各メモリユニットは、一連のメツセージユニ
ットに編成される。各メツセージはそれぞれのメツセー
ジユニットに格納されるが、この際メツセージユニット
の非占有部はメツセージが終了した事を示すよう符号化
されたメツセージに追従する。所望のメツセージは、該
メツセージが到達される迄全メツセージユニットの増大
についてメモリユニットを介してステップを進めること
により、且つメツセージをバつ１つ イト＃読み出すことによりアクセスされる。好適な実施
例では、システムは８．１９２Ｈｚクロツクの下で作動
され、各メツセージユニットはメモリの２；０４８バイ
トを含んでいる。所望メツセージはこの様にメモリを介
し１７４秒メモリ増加（インクリメン＋−＞でステップ
を進め、続いてタロツク速度でメツセージを読み出すこ
とによりアクセスされる。コンピュータ制御の下で、高
速アクセス機構は毎秒１００．０００メツセージを優に
超す速度でメモリを介してステップを進めることができ
る。

本発明のこれら及びその他の特徴と利点は、添付図面を
参照しての好適実施例の詳細な説明を読めば、当業者に
於いて明らかとなろう。

（実施例） 第１図は、デジタルオーディオメツセージの格納及び所
望メツセージの位置付は且つ読み出し用の高速アクセス
を行う為に用いられるメモリモジュールを示す、後述す
るように、メツセージ機能を拡張するよう所望するなら
、システムの複雑性を際立って助長すること無しに、追
加メモリモジュールをシステムに加えても良い、システ
ムにより多産のデジタルメモリがアクセス可能となり且
つ最小制御ラインで、しかし高柔軟性と高拡張性とを以
ってデジタルオーディオ記憶システムに利用可能となる
。

点線２内に各モジュールが含まれており、外部素子は各
棹モジュールと共通である。各モジュールは、出力アド
レスライン６上での２進法による計数によりそのメモリ
を介してステップを進めるカウンタ４を備える。カウン
タはデジタルメモリ１０の始端をアクセスするためにリ
セットを実行するリセット人力８を有する。尚、デジタ
ルメモリ１０は好ましくはＥＦＲＯＭである。

カウンタ４は２つの計数制御入力を有する。第１のもの
はスイッチ１４を介するマスタクロック１２からのクロ
ック入力である。クロック入力はカウンタ４の最下位ス
テージに印加され、且っカウンタを各クロックパルス毎
に１つだけ前進せしめる。クロック速度は、カウンタを
対応する速度で計数せしめるので好ましくは毎秒８，１
９２パルスとなる。

高速アクセスライン１６は上位カウンタステージに連結
されている。この高速アクセスラインは好ましくはマイ
クロプロセッサ−制御器（図示せず）からの一連のパル
スを受け取り、且つカウントを大きな桁増加で前進せし
める０例えば、貰速アクセス入力が１２番目のカウンタ
ステージに連結される場合、該アクセス人力はカウンタ
を各高速アクセスパルス毎に２，０４８だけ増加させる
。クロック速度が８，１９２Ｈｚの場合、各高速アクセ
スパルスは、］−述の様にカウンタをメモリの１７４秒
に相当する策だけ前進させる。高速アクセスパルスそれ
自体は、コンピュータ制御下で１００ＫＨｚを超える超
高率で発生され得るものである。

リセットライン８は、マイクロプロセッサ制御器からの
若しくは先のメモリモジュールからの入力を受け収る。

カウンタ４のリセットは、新しいメツセージかアクセス
される事を示すマイクロプロセッサ制御器から信号を受
信する時は常に実行されるものであり、あるいは容量が
いっばいになり且つカウンタ４が引き継がれる事を示す
前モジュールからの適切な信号に応答して実行される。

“マークアウト”ゲート２０はメモリアドレスライン６
に連結されている。これにより、アドレスライン上での
所定メモリアドレスの出現が検出される。これはまたメ
モリでの一定点に到達したことを検出するのに役立って
いる。この情報は幾　　゛つかの異なる制御機能用に活
用され得る。多くの異なるメモリモジュールが直列に用
いられる場合、ゲート２０の出力ライン２２上の信号の
存在は、モジュールメモリ容置の限度が迷つせられた車
を示す為に、及び次のメモリモジュールを開始（スター
ト）且つあるいはリセットするのに活用され得る。この
方式では、幾つかのモジュールを簡略直列順序で相互連
結できる。ゲート出力はまた該出力が発っせられるカウ
ンタ４をリセットする為に用いられる。これは、カウン
タに印加されるストップで信号と共に、あるいはその進
行が継続するように且つメモリ１０がループ操作で繰り
返し走査されるようにカウンタを停止させずに実施され
る。

イネーブル信号がイネーブル入力ライン２４上に現出す
る時、データはそれがカウンタ４によりアドレス指定さ
れた事に応答してメモリか、ら読み出される。このイネ
ーブル入力ラインに対する制御は、スタート人力２８及
びストップ入力３ｏを有するフリップフロ７１回路２６
により与えられる。ＯＲゲート３２．３４はそれぞれス
タートライン２８及びストップライン３０に接続される
。

スタートＯＲゲート３２は、マイクロプロセッサ制御器
かあるいは前記モジュールからの入力を受け収る。他方
、ストップＯＲゲート３４は、マイクロプロセッサ制御
器あるいはマーク出力ライン２２からの人力を受け取る
。スタート信号が印加される時、フリップフロップ２６
はイネーブル信号をクロック入力回路のゲート３６及び
メモリイネーブル人力２４に与える。これにより、カウ
ンタのクロック人カドでの計数開始が可能となり、且つ
アドレスライン６上の信号に応答するメモリの読み出し
が可能となる。ストップ信号は、イネーブル信号を除去
し更にはタロツク信号がカウンタあるいは読み出しメモ
リに到達するのを防止しながら、フリップフロップ状態
を反転させる。

カウンタ４によりアドレス指定されたメモリの一部はデ
ータバス３８上で読み出され、更にデータラッチ４０に
て累積される。データラッチ４゜はクロック１２からの
入力により、カウンタと同期して作動される。この結果
、データラッチはデジタルワードをデジタル・アナログ
変換器４２に出力する。結果として得られたアナログ信
号は、所望の出力オーディオ信号を与えるようポストフ
ィルタ４４を介して処理される。多種類のメモリモジュ
ールが用いられる場合、メツセージの終了を検知する為
にデータバス上の終了検出ゲート４６が用いられる。各
メツセージの終了の“タグ付け”は、全てが０あるいは
１と言った非許容状態を以って、即時追従メモリバイト
をコード化することで実行される。″終了タグがマイク
ロプロセッサ制御器に伝送されてメツセージ終了が達成
された事が示される。

さて、第２図を参照するに、カウンタ４は二つのカウン
タステージ４８及び５ｏによりその構成が完成されてい
るのが示されている。第１のカウンタステージ４８はマ
スタクロックからのクロツり入力を有し、且つリセット
ライン８よりリセットされる。カウンタ５０は高位装置
を兼ねている。

カウンタ５０は高速アクセスライン１６あるいはカウン
タ４８の最終ステージ出力からのクロック入力を受け取
り、カウンタ４８とは共通にリセットライン８からリセ
ットされる。２つのカウンタステージは、一つのオーバ
オールカウンタを形成するよう、下位ビットを与える下
位カウンタステージ４８及び上位ビットを与える上位カ
ウンタステージ５０と連結される１図示の如く、カウン
タステージ４８は１１本の出力ライン５２を有し、他方
カウンタステージ５０は７本の出力ライン５４を有して
いる。これらの出力ラインは、第１ラインからの出力は
２進値１としてカウントとし、第２ラインからは２とし
て、第３ラインからは４として、等々といった具合にカ
ウントするよう２進昇順にて配列される。かくして、カ
ウンタステージ４８からＩｋｔｌｋｆ）出力う４　ン！
、ｔ　２　通値１，０２４　ヲ有し、カウンタステージ
５０からの第１出カラインは２進値２，０４８を有する
。従って、８．１９２Ｈ２のクロック速度では、上位カ
ウンタステージ５ｏへの各高速パルスは、オーバオール
クロックの２進出力を２，０４８　／８，１９２あるい
は１７４秒に相当する時間だけ前進させる。カウンタス
テージ５ｏは７本の出力ラインを有する。この出方ライ
ンは、カウンタステージ４８からの１１本の下位出方ラ
インと共に、１００万メモリサンプル分のアドレス指定
能力を与える。４つのメモリサンプルまでアクセスする
為に、カウンタ５０は９本のラインを有する、等々、従
って、いがなるサイズのメモリもアクセス可能となる。

第３図には各メモリユニット１ｏの編成が図示されてい
る。メモリは一連の連続“メツセージユニット′°う６
に編成されており、各メツセージユニットは多くのメモ
リバイトを含んでいる。第２図に示す実施例では、高速
アクセスライン上の各パルスはカウンタ出力を２．０４
８　ｆ！け増加させており、各メツセージユニットは２
，０４８連続バイトを含んでいる。従って、所望するい
がなるメツセージもメツセージ位置に対応する多くの高
速アクセスパルスを加えることにより即時にアクセスで
き得る。これにより、カウンタは干渉（ｒｎｔｅｒｖｅ
ｎ−ｉｎｇ　）メモリバイトをとばしてメツセージユニ
ット毎に速く計数することとなる。各連続メツセージユ
ニット５６の始端に対応するメモリへの高速アクセスエ
ントリ点は矢印５８にて示されている。

ひとたび高速アクセス能力が所望メツセージユニットを
アドレス指定する為に用いられると、そこに含まれるメ
ツセージはマスタークロックからアドレス制御の下で読
み出される。好適な本実施例では、この読み出しは毎秒
２，０４８バイトで行われる。垂直線６ｏにて示される
いがなる特定メツセージも一定メッセージユニットの始
端にて始まっている。メツセージユニット内のメツセー
ジに追従するメモリバイｊ・は、上述の如く、Ｘ６２に
て示す通りエンドコードを以って符号化される。

第４図はマイクロプロセッサ制御器６４にて制御される
複数のメモリモジュールを含むシステムのブロック図、
　２ｉｌｏｇ、Ｉｎｃ、Ｍｏｄｅｌ　Ｚ　８０　ノよう
な多数の適切制御器が有効である。制御器６４は、入力
バス６６を経由するホストコンピュータからの入力、あ
るいはＤ　ｉ’　Ｍ　Ｆ復号器を介する二重トーン多重
周波数（ＤＴＭＦ＞信号の形態にて入力を受ける。マイ
クロプロセッサはまたシステムデータバス３８から入力
を受ける。終了検出ゲート４６は上述の如くデータバス
上のメツセージの終了を検出する為、且つ制御器６４へ
出力を与える為に応答的に用いられる。この時点で制御
器は停止指令をストップライン３０を介して各種メモリ
モジュールに送出する。

制御器はまた出力をクロックイネーブルラインに与える
。これによりタロツク１２がクロックパルスをシステム
に送る事が停止され、かくして休ｄ−が実施される。制
御器はリセットライン８を介してメモリモジュールをリ
セットする、若しくは高速アクセスライン１６を介して
高速アクセスパルスを発つする。クロックアウト信号、
ストップ信号、リセット信号及び高速アクセス信号が各
メモリモジュールに共通に加えられる。

マイクロプロセッサ６４は、各種メモリモジュールに格
納された各メツセージの始動位置をそのメモリに格納し
た後、要求メツセージの始端をアクセスする為にライン
１６を介して必要数の高速アクセスパルスを発つする。

制御器は、セレクトチップ７４に接続されたライン７２
を介して、所望のメツセージの始動を含む特定メモリモ
ジュールに始動指令を発つする。図示の例では、システ
ムは１６箇の個別メモリモジュールを有しているので、
４ビツトコードが制御器から１６のセレクトチップ７４
の内の一つに与えられる。セレクトチップは一定順路に
てスタートパルスを適切なモジュールに送出するが、そ
の間残りのモジュールは禁止状態のままである。

制御器６４はまたシーケンスをその内部メモリに格納す
ることで順次光っせられる一連のメツセージを格納する
能力を有している。各メツセージの終了がゲート４６に
て検知されると、メツセージスタックの次のメツセージ
が自動的にアクセスされ且つ発っせられる。Ｉ１１御器
は、メモリモジュールでの特定位置にあるとされるデー
タをそのメモリ内に格納する。また、このデータを実際
にシステムメモリに格納されたものと比較してこのデー
タをチエツクすることで、故障が検知され且つその故障
位置が確定される。

コミュニケーションバス６６により制御器のホストコン
ピュータとの連絡が可能となっており、かくしてそれを
コンピュータのアナンスシステムとして作用する事を可
能ならしめている。バス６６は単一指向性ボートであり
、これにて制御器によるホストコンピュータに対するそ
の作動状態の通知が可能となっている。

第５図はシステム動作を概略説明する流れ図。

各種メモリモジュールのカウンタはまず第一に停止され
てからリセットされる。高速アクセスパルスは、共通の
高速アクセスラインを介して全てのモジュールに同時に
加えられるが、この時所望のメツセージ位置が到達され
る這それぞれのメモリのメツセージユニットを介してス
テップを進行せしめている０次にスタート信号は一定の
順路にて所望のメツセージを含む特定モージュールに送
られるか、同時に他のメモリユニットからの読み出しが
禁止状態にある間はメツセージはクロック速度でバイト
ブフ読み出されている。！！定メツセージが選定モジュ
ールから次のモジュールにわたって継続する場合、第１
ユニツトはそのエンドマークに到達し、メツセージを続
ける為に次のモジュールをリセットし且つ始動させる時
、停止する。

上述のシステムでは、従来の大規模メモリシステムが必
要とした多数の制御ラインの必要性は排除される。どれ
だけ多くの追加メモリモジュールか加えられようと、必
要とするのは、スタートライン、ストップライン、リセ
ットライン、高速アクセスライン及びクロック制御ライ
ンのみである。

従ってシステムの容量は無限に拡張され得る。

本発明の特定実施例が図示され且つ説明されたが、多く
の変更並びに代替実施例が当業者に対して行なわれるで
あろう事は理解されるべきである。

従って、本発明は添付の特許請求の範囲の観点のみによ
り限定される事が意図されるものである。

【図面の簡単な説明】

第１図は本発明に係わるデジタルメツセージメモリモジ
ュールのブロック図、第２図はメモリモジュールに用い
られるブロック図、第３図はメモリの一連のメツセージ
ユニットを示す図、第４図は多数のメモリモジュールを
有する拡張可能なシステムのブロック図、第５図は第４
図のシステムに用いられるメツセージ獲得方法の流れ図
。 ６・・・出力アドレスライン　　４・・・カウンタ１０
・・・デジタルメモリ　　　　８・・・リセット人力１
４・・・スイッチ　　　　１２：マスタークロック１６
・・・高速アクセスライン　　２０・・・ゲート２２・
・・出力ライン　　　　　３０・・・ストップ入力２８
・・・スタート入力 ２６・・・フリップフロラ回路 ３２．３４・・・ＯＲゲート ３６・・・ゲート　　　　　　　３８・・・データバス
４０・・・データラッチ　、４２・・・Ｄ／Ａ変換気４
４：ポストフィルタ　　４６川終了検出ゲート４８．５
０・・・カウンタステージ ５６・・・メツセージユニット ６４・・・マイクロプロセッサ制御器 ６６・・・入力バス　　　　　　７２・・・ライン７４
・・・セレクトチップ Ｊｔｇ、１．　　　″−パ“９′

Claims (1)

1. 【特許請求の範囲】 １、デジタルオーディオメッセージ信号を格納する複数
   のメモリバイトを有するデジタルメモリであって、複数
   の連続バイトを含む複数のメッセージユニットを以って
   編成され且つ前記メッセージユニットに各メッセージ始
   端を有する複数のデジタルオーディオメッセージを格納
   するよう適合されたデジタルメモリと、 干渉メモリバイトはとばして前記メッセージユニットを
   介して所望のメッセージユニットにステップを進めるこ
   とで前記メモリをアクセスする手段と、 アクセスされたメッセージユニットでのメッセージを読
   み出しする手段と、 から成る高速アクセスデジタルオーディオメッセージシ
   ステム。 ２、前記アクセス手段は前記メモリをアドレス指定する
   よう接続されたカウンタから成り、前記カウンタはカウ
   ント毎の１つのメモリバイトに対応する速度で計数する
   ための下位制御入力と、カウント毎の前記一つのメッセ
   ージユニットの加速化速度で計数するための上位制御入
   力とを含み、前記カウンタは上位制御入力に従って前記
   メモリの前記メモリメッセージユニットをアドレス指定
   するよう更には前記下位制御入力に従つて前記メッセー
   ジユニット内のメモリバイトをアドレス指定するよう接
   続された請求項１記載のシステム。 ３、前記アクセス手段は更に、前記上位制御入力が前記
   カウンタをアクセスする迄前記下位制御入力を禁止する
   手段から成る請求項２記載のシステム。 ４、ａ）複数のメッセージモジュールであって、前記各
   モジュールが、 １）デジタルオーディオメッセージ信号を格納するため
   の複数のメモリバイトを有するデジタルメモリであって
   、複数の連続バイトをそれぞれが含む複数のメッセージ
   ユニットを編成し且つ前記メッセージユニットでの各メ
   ッセージ始端を有する複数のデジタルオーディオメッセ
   ージを格納するよう適合されたデジタルメモリと、 ２）干渉メモリバイトはとばして前記メッセージユニッ
   トを介して所望のメッセージユニットへステップを進め
   ることにより前記メモリをアクセスする手段と、から成
   り、 ｂ）そこからのアクセスメッセージを受け取るようメッ
   セージモジュールに接続されたデータバスと、 ｃ）前記アクセスメッセージを前記データバスに送るよ
   う所望の前記メッセージモジュールを起動する手段と、 ｄ）前記データバスからのメッセージを読み出す手段と
   から成る高容量高速アクセスデジタルオーディオメッセ
   ージシステム。 ５、前記起動モジュールがそのメモリ容量の限度に達し
   た時検出を行い且つそれに応答してもう一方の前記モジ
   ュールを起動する手段から成る請求項４記載のシステム
   。 ６、前記各モジュールの前記メモリアクセス手段は、前
   記モジュールに対しメモリをアドレス指定するよう接続
   されたカウンタから成り、前記カウンタは、カウント毎
   に１つのメモリバイトに対応する速度にて計数するため
   の下位制御入力と、カウント毎に１つのメッセージユニ
   ットの加速化速度にて計数するための上位制御入力とを
   含み、且つ前記カウンタは前記上位制御入力に従って前
   記メモリの前記メモリメッセージユニットをアドレス指
   定するよう、更には前記下位制御入力に従って前記メッ
   セージユニット内のメモリバイトをアドレス指定するよ
   う接続された請求項４記載のシステム。 ７、複数のメモリバイトを有するデジタルメモリ内にデ
   ジタル形式にて格納された複数のオーディオメッセージ
   の１つを迅速にアクセスし且つ読み出す方法であつて、 それぞれが複数の連続バイトを含む一連のメッセージユ
   ニットにメモリを編成するステップと、前記メッセージ
   ユニットに各メッセージ始端を有するメッセージを前記
   メモリ内に格納するステップと、 干渉バイトをとばしつつ、所望メッセージが開始する１
   つのメッセージユニットに前記メッセージユニットを介
   してステップを進めることで所望メッセージをアクセス
   するステップと、 その対応するメッセージユニットが到達された時、バイ
   トにメモリから所望メッセージを読み出すステップと、 から成る方法。 ８、上位制御入力は前記メモリ内のメッセージをアクセ
   スするのに用いられ、下位制御入力は前記アクセスされ
   たメッセージを読み出すため前記メモリに適用されてお
   り、前記メッセージの読み出しは所望のメッセージがア
   クセスされるまで禁止される請求項７記載の方法。 ９、複数のメモリバイトを有するデジタルメモリ内にデ
   ジタル形式にて格納された複数のオーディオメッセージ
   の一つを迅速にアクセスし且つ読み出す方法であって、 所望のメッセージが到達される迄規定の多重バイト間隔
   で前記メモリを介してステップを進めることで所望メッ
   セージをアクセスするステップと、所望メッセージがア
   クセスされた時バイト 該所望メッセージを読み出すステップと、 から成る方法。 １０、メッセージは前記メモリへの上位２進制御入力に
   てアクセスされ、該アクセスされたメッセージは前記メ
   モリへの下位２進制御入力にて読み出される請求項９記
   載の方法。