JP7843721B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関する。

一般的に、複数の半導体素子のスイッチングがオンする時には、配線構造が原因で複数の半導体素子においてソース電位のばらつきが生じる。このようなソース電位のばらつきは、複数の半導体素子にゲートソース間電圧のばらつきを生じさせるため、スイッチングがオンである時に流れる主電流が、複数の半導体素子のいずれかに集中してしまう場合がある。この結果、半導体装置の信頼性が低下してしまうという問題がある。そこで特許文献１では、ゲートソース間電圧のばらつきを低減するために、ゲートワイヤに誘導起電力を発生させる技術が提案されている。

国際公開第２０１８／１９３９２９号

従来技術では、ゲートワイヤと、磁界を生じさせる電流の経路との間の平面視での距離を調整し、当該磁界によってゲートワイヤに発生する誘導起電力の大きさを調整することによって、複数の半導体素子におけるゲートソース間電圧のばらつきを低減している。しかしながら、例えば、半導体装置の設計上、上記距離をなるべく同等にすることが求められる場合に、従来技術では、ゲートソース間電圧のばらつきを低減できないという問題がある。

そこで、本開示は、上記のような問題点に鑑みてなされたものであり、複数の半導体素子におけるゲートソース間電圧のばらつきを低減可能な技術を提供することを目的とする。

本開示に係る半導体装置は、それぞれが主電流を制御するための制御電極を有する複数の半導体素子と、前記複数の半導体素子の前記主電流が流れる金属電極と、前記複数の半導体素子のそれぞれの前記制御電極を直列接続し、前記主電流が前記金属電極を流れたときに発生する磁界と鎖交する制御ワイヤとを備え、前記磁界によって前記半導体素子の前記制御電極に累積的に印加されるべき誘導起電力に基づいて、前記制御ワイヤのうち当該誘導起電力に対応する部分と前記金属電極との間の距離とが設定されている。

本開示によれば、複数の半導体素子のそれぞれの制御電極を直列接続する制御ワイヤが、主電流が金属電極を流れたときに発生する磁界と鎖交するように設けられている。このような構成によれば、複数の半導体素子におけるゲートソース間電圧のばらつきを低減することができる。

実施の形態１に係る半導体装置の構成を示す上面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す上面模式図である。 実施の形態１に係る各半導体素子のソース電位のばらつき及びゲート電位の変動を示す模式図である。 実施の形態１に係る各半導体装置に発生する誘導起電力を説明するための回路図である。 実施の形態１に係る各半導体装置に発生する誘導起電力を説明するための模式図である。 変形例に係る半導体装置の構成を示す上面模式図である。 変形例に係る半導体装置の構成を示す断面模式図である。 実施の形態２に係る半導体装置の構成を示す断面模式図である。 実施の形態３に係る半導体装置の構成を示す断面模式図である。 実施の形態４に係る半導体装置の構成を示す上面模式図である。 実施の形態５に係る半導体装置の構成を示す断面模式図である。

以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「おもて」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。

＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す上面模式図である。図２及び図３は、それぞれ図１のＡ－Ａ’破線及びＢ－Ｂ’破線における断面模式図である。図４は図１の構成から一部を除いた構成を示す上面模式図である。

本実施の形態１に係る半導体装置は、図２及び図３に示すように、金属ベース板１０と、銅パターンが設けられた絶縁層３０と、複数の半導体素子１００と、ソース金属電極１４０と、電極絶縁層１５０と、金属電極であるドレイン金属電極１６０と、ソース主端子１７０と、ドレイン主端子１８０とを備える。また、本実施の形態１に係る半導体装置は、図４に示すよう、ゲート端子４１と、ソース制御端子７１と、制御ワイヤであるゲートワイヤ１１０と、ソースワイヤ１２０と、ソース制御ワイヤ１３０とを備える。

図２及び図３に示すように、絶縁層３０の裏面側（図２及び図３の下側）には裏面側銅パターン２０が設けられ、絶縁層３０のおもて面側（図２及び図３の上側）にはゲート銅パターン４０、ソース銅パターン５０、ドレイン銅パターン６０、及び、ソース制御銅パターン７０が設けられている。絶縁層３０の材料は、例えばセラミックスまたはエポキシ樹脂であり、ここでいうセラミックスは、例えば酸化アルミニウム、窒化アルミニウム、及び、窒化珪素の少なくともいずれか１つを含む。なお本明細書において、例えばＡ、Ｂ、Ｃ、…、及び、Ｚの少なくともいずれか１つとは、Ａ、Ｂ、Ｃ、…、及び、Ｚのグループから１つ以上抜き出した全ての組合せのうちのいずれか１つであることを意味する。

図２及び図３に示すように、金属ベース板１０上に、裏面側銅パターン２０が設けられる。なお、図２及び図３の例では、金属ベース板１０と絶縁層３０との間に裏面側銅パターン２０が設けられているが、これらの代わりに、裏面側銅パターン２０がなく、金属ベース板１０と絶縁層３０とが直接的に接する樹脂絶縁銅ベース板が用いられてもよい。

絶縁層３０の裏面側銅パターン２０と逆側のドレイン銅パターン６０上には、複数の半導体素子１００が設けられており、ドレイン銅パターン６０は、複数の半導体素子１００の下部に設けられたドレイン電極とが電気的に接続されている。本実施の形態１では、複数の半導体素子１００は半導体素子Ａ，Ｂ，Ｃであるが、複数の半導体素子１００の数は複数であればよく、３つに限ったものではない。なお、以下の説明では、半導体素子Ａ，Ｂ，Ｃを区別しない場合には、半導体素子Ａ，Ｂ，Ｃのそれぞれを半導体素子１００と記すこともある。

半導体素子１００の材料は、例えば、珪素（Ｓｉ）であってもよいし、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）であってもよい。つまり、半導体素子１００は、これらを基板材料として用いたＳｉ半導体素子またはＳｉＣ半導体素子であってもよい。また、ワイドバンドギャップ半導体として、炭化珪素ではなく、窒化ガリウム（ＧａＮ）系材料またはダイヤモンドなどが用いられてもよい。半導体素子１００の材料にワイドバンドギャップ半導体が用いられた場合、許容電流密度を高く、電力損失を低くすることができるため、半導体素子１００が電力半導体素子として用いられた半導体装置の小型化が可能となる。半導体素子１００は、例えば、大電流を制御するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力制御用半導体素子（スイッチング素子）であってもよいし、電力制御用半導体素子と還流用のダイオードとの組み合わせであってもよい。還流用のダイオードは、例えば、ＳＢＤ（Schottky Barrier Diode）であってもよいし、ＰＮＤ（PN junction diode）であってもよい。

図３に示すように、ドレイン金属電極１６０は、複数の半導体素子１００と対向する部分を有し、ドレイン銅パターン６０は、ドレイン金属電極接合部８０によって、ドレイン金属電極１６０と接続されている。これにより、複数の半導体素子１００のドレイン電流及びソース電流を含む主電流１９０が、ドレイン金属電極１６０に流れる。また、ドレイン金属電極１６０は、外部の配線と電気的に接続されるドレイン主端子１８０と接続されている。

図４に示すように、複数の半導体素子１００のそれぞれは、主電流１９０を制御するための制御電極であるゲート電極４２と、ソース電極とを有する。なお図４の例のソース電極は、半導体素子１００の上面のうちゲート電極４２以外に設けられており、ゲート電極４２と絶縁されている。複数の半導体素子１００のそれぞれのソース電極は、ソースワイヤ１２０を介してソース銅パターン５０に接続されている。

図３に示すように、ソース金属電極１４０は、電極絶縁層１５０を介してドレイン金属電極１６０上に設けられており、図１のソース銅パターン５０は、ソース金属電極接合部９０によって、ソース金属電極１４０と接続されている。これにより、複数の半導体素子１００のドレイン電流及びソース電流を含む主電流１９０が、ソース金属電極１４０に流れる。また、ソース金属電極１４０は、外部の配線と電気的に接続されるソース主端子１７０と接続されている。

ドレイン金属電極１６０及びソース金属電極１４０は、例えば、電流及び電圧の入出力に用いられる銅製の板状電極である。ドレイン金属電極１６０及びソース金属電極１４０は、図示しない半導体装置のケースにインサート成型されてもよいし、アウトサート成型されてもよい。また、ドレイン金属電極１６０と複数の半導体素子１００との間には、図示しない封止部材が設けられてもよい。

図４に示すように、複数の半導体素子１００のそれぞれのソース電極は、ソースワイヤ１２０、ソース銅パターン５０、ソース制御ワイヤ１３０、及び、ソース制御銅パターン７０を介して、ソース制御端子７１と電気的に接続されている。

複数の半導体素子１００のそれぞれのゲート電極４２は、ゲートワイヤ１１０によって直列接続されており、ゲートワイヤ１１０及びゲート銅パターン４０を介してゲート端子４１と電気的に接続されている。ゲート電極４２とゲートワイヤ１１０との接続には、ステッチボンディングが用いられてもよいし、それ以外のボンディングが用いられてもよい。

半導体素子１００は、ゲート端子４１とソース制御端子７１との間に入力されたゲート信号の電圧値によって、ドレイン電極とソース電極との間の電圧及び電流を制御する。このため、以上のように構成された半導体装置によれば、ゲート端子４１とソース制御端子７１との間に入力されたゲート信号の電圧値によって、ドレイン主端子１８０とソース主端子１７０との間の電圧及び電流を制御することが可能となっている。

ここで、ドレイン銅パターン６０及びソース銅パターン５０に対する半導体素子１００の位置、ソースワイヤ１２０の配置位置、並びに、主電流１９０の経路などによって、各半導体素子１００のソース制御電位は、外部から入力したソース基準電位に対してばらつく。この結果、複数の半導体素子１００においてゲートソース間電圧のばらつきが生じるため、複数の半導体素子１００のスイッチングがオンである時に、複数の半導体素子１００のいずれかに主電流１９０が集中することがある。

これに対して本実施の形態１では、ゲートワイヤ１１０は、主電流１９０がドレイン金属電極１６０に流れたときに発生する磁界と鎖交するように設けられている。つまり、ゲートワイヤ１１０と、主電流１９０がドレイン金属電極１６０に流れたときに発生する磁界との位置関係が、一般的な鎖において互いに連結する環状部分同士の位置関係と類似する。

ここで例えば、図３において半導体素子１００がオンした場合、主電流１９０が、ドレイン主端子１８０、ドレイン金属電極１６０、ドレイン金属電極接合部８０、ドレイン銅パターン６０、半導体素子１００、ソースワイヤ１２０、ソース銅パターン５０、ソース金属電極接合部９０、ソース金属電極１４０を介して、ソース主端子１７０へと流れる。ゲートワイヤ１１０は、主電流１９０がドレイン金属電極１６０に流れたときに発生する磁界と鎖交するように設けられているので、主電流１９０がドレイン金属電極１６０を流れると、上記磁界によって誘導起電力がゲートワイヤ１１０に発生する。

これにより、誘導起電力がゲート電極４２に印加され、外部から各半導体素子１００に入力されたゲート電位を変動させることができる。このゲート電位の変動を、後述するようにソース制御電位のソース基準電位に対するばらつき、つまりソース電位のばらつきに対応させることによって、各半導体素子１００のゲートソース間電圧のばらつきを抑制することができる。

なお、主電流１９０がソース金属電極１４０に流れたときにも磁界が発生する。しかしながら図３のように、ゲートワイヤ１１０に対してソース金属電極１４０よりもドレイン金属電極１６０の方が近い構成では、主電流１９０がドレイン金属電極１６０を流れたときの磁界が優勢となる。

図５は、各半導体素子Ａ，Ｂ，Ｃのソース電位のばらつき及びゲート電位の変動を示す模式図である。半導体素子Ａ，Ｂ，Ｃのソース電位Ｖｓａ，Ｖｓｂ，Ｖｓｃは、ドレイン金属電極１６０を流れる主電流１９０のｄｉ／ｄｔと、ソース銅パターン５０が有する寄生インダクタンスとの電磁誘導によって、ソース電位Ｖｓａ，Ｖｓｂ，Ｖｓｃにばらつきが発生する。図４の例では、ソース制御ワイヤ１３０とソース銅パターン５０との接続部分は、半導体素子Ａ，Ｂ，Ｃのうちドレイン金属電極接合部８０側に位置する半導体素子Ｃに最も近くなるように設けられている。つまりソース制御ワイヤ１３０とソース銅パターン５０との接続部分と、半導体素子１００との間の電流経路が、半導体素子Ａ、半導体素子Ｂ、半導体素子Ｃの順に短くなっていくため、Ｖｓａ＞Ｖｓｂ＞Ｖｓｃとなる。

ゲートワイヤ１１０が主電流１９０の磁界と鎖交するように設けられていない場合には、ゲート電位は一定の電位Ｖｇとなる。このため、（Ｖｇ－Ｖｓｃ）＞（Ｖｇ－Ｖｓｂ）＞（Ｖｇ－Ｖｓａ）となり、複数の半導体素子１００におけるゲートソース間電圧のばらつきが比較的大きくなる。

図６及び図７は、それぞれ本実施の形態１に係る半導体装置に発生する誘導起電力を説明するための回路図及び模式図である。上述したように本実施の形態１では、ゲートワイヤ１１０が主電流１９０の磁界と鎖交するように設けられている。このため、ドレイン金属電極１６０を流れる主電流１９０のｄｉ／ｄｔと、ゲートワイヤ１１０が有する寄生インダクタンスＬ１１０との電磁誘導によって、図３のゲートワイヤ１１０の３つのコブ部分に誘導起電力Ｅａ，Ｅｂ，Ｅｃがそれぞれ生じる。

図４の例では、半導体素子Ａ，Ｂ，Ｃのゲート電極４２ａ，４２ｂ，４２ｃは、ゲートワイヤ１１０によって直列接続されている。また、ゲート銅パターン４０は、半導体素子Ａ，Ｂ，Ｃのうちドレイン金属電極接合部８０側に位置する半導体素子Ｃに最も近くなるように設けられ、ゲート電極４２ａ，４２ｂ，４２ｃは、ゲート銅パターン４０に対してドレイン金属電極接合部８０と逆側に設けられている。このため、ゲート電極４２ｃには誘導起電力Ｅｃが印加され、ゲート電極４２ｂには誘導起電力Ｅｂ，Ｅｃが印加され、ゲート電極４２ａには誘導起電力Ｅａ，Ｅｂ，Ｅｃが印加される。

このため、図５に示すように、ソース電位Ｖｓａ，Ｖｓｂ，Ｖｓｃのばらつきに対応させて、半導体素子Ａ，Ｂ，Ｃのゲート電位Ｖｇａ，Ｖｇｂ，Ｖｇｃを、Ｖｇａ＞Ｖｇｂ＞Ｖｇｃのように変動することができる。この結果、（Ｖｇａ－Ｖｓａ）≒（Ｖｇｂ－Ｖｓｂ）≒（Ｖｇｃ－Ｖｓｃ）となり、複数の半導体素子１００におけるゲートソース間電圧のばらつきを抑制することができる。

＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、ゲートワイヤ１１０は、複数の半導体素子１００のそれぞれのゲート電極４２を直列接続し、主電流１９０がドレイン金属電極１６０を流れたときに発生する磁界と鎖交するように設けられている。このような構成によれば、複数の半導体素子１００におけるゲートソース間電圧のばらつきを抑制することができるので、複数の半導体素子１００のいずれかに主電流１９０が集中することを抑制することができる。

なお従来技術では、ゲートワイヤと、誘導起電力の磁界を生じさせる電流の経路との間の平面視での距離を調整することによって、ゲートワイヤに発生する誘導起電力の大きさを調整している。しかしながら、例えば、半導体装置の設計上、上記距離をなるべく同等にすることが求められる場合に、従来技術では、ゲートソース間電圧のばらつきを低減できないという問題がある。

これに対して本実施の形態１によれば、複数の半導体素子１００と主電流１９０との間の平面視での距離が同等の場合でも、ゲートワイヤ１１０と、半導体素子１００のゲート電極４２との接続位置を調整することで、ゲートソース間電圧のばらつきを低減できる。

＜変形例＞
実施の形態１に係る半導体装置は、最小構成の１ｉｎ１モジュールであるものとして説明したが、２ｉｎ１モジュール及び６ｉｎ１モジュールなどのように拡張された回路構成であってもよい。

また実施の形態１では図４のように、ソース制御ワイヤ１３０とソース銅パターン５０との接続部分と、ゲート銅パターン４０とは、半導体素子Ａ，Ｂ，Ｃのうちドレイン金属電極接合部８０側に位置する半導体素子Ｃに最も近くなるように設けられた。しかしながら図８及び図９に示すように、ソース制御ワイヤ１３０とソース銅パターン５０との接続部分と、ゲート銅パターン４０とは、半導体素子Ａ，Ｂ，Ｃのうちドレイン金属電極接合部８０と逆側に位置する半導体素子Ａに最も近くなるように設けられてもよい。そして、ゲート電極４２ａ，４２ｂ，４２ｃは、ゲート銅パターン４０に対してドレイン金属電極接合部８０側に設けられてもよい。このような構成であっても、実施の形態１と同様の効果を得ることができる。

また実施の形態１では、ゲートワイヤ１１０に対してソース金属電極１４０よりもドレイン金属電極１６０の方が近かったが、ゲートワイヤ１１０に対してドレイン金属電極１６０よりもソース金属電極１４０の方を近くしてもよい。この場合には、ゲートワイヤ１１０は、主電流１９０がソース金属電極１４０を流れたときに発生する磁界と鎖交するように設ければよい。ただし、主電流１９０の向きによって誘導起電力の向きが決まるため、主電流１９０がソース金属電極１４０を流れる向きを考慮して、ソース制御ワイヤ１３０とソース銅パターン５０との接続部分、及び、ゲート銅パターン４０の位置が適宜変更される。

＜実施の形態２＞
図１０は、本実施の形態２に係る半導体装置の構成を示す断面模式図であり、図２に対応する図である。

図２では、主電流１９０は、主電流１９０がドレイン金属電極１６０で流れる方向から視てドレイン金属電極１６０の中央部を流れるように示されている。しかしながら、主電流１９０は、スイッチング周波数の高周波化に伴って、ドレイン金属電極１６０の端部に集中する。

そこで本実施の形態２では、ゲートワイヤ１１０は、主電流１９０がドレイン金属電極１６０で流れる方向から視てドレイン金属電極１６０の端部近傍に設けられている。例えば、ゲートワイヤ１１０は、ドレイン金属電極１６０の中央部よりも端部の近くに設けられてもよいし、ドレイン金属電極１６０の端部以外の部分よりも端部の近くに設けられてもよい。

以上のような本実施の形態２に係る半導体装置によれば、ゲートワイヤ１１０と、ドレイン金属電極１６０での主電流１９０とを近づけることができるので、ゲートワイヤ１１０に生じる誘導起電力を大きくすることができる。

＜実施の形態３＞
図１１は、本実施の形態３に係る半導体装置の構成を示す断面模式図であり、図３に対応する図である。

本実施の形態３では、上記磁界によって半導体素子１００のゲート電極４２に累積的に印加されるべき誘導起電力に基づいて、ゲートワイヤ１１０のうち当該誘導起電力に対応する部分とドレイン金属電極１６０との間の距離とが設定されている。

図１１の例では、半導体素子Ａのゲート電極４２ａに累積的に印加されるべき誘導起電力Ｅａを大きくするために、ゲートワイヤ１１０のうち誘導起電力Ｅａに対応する部分とドレイン金属電極１６０との間の距離とが比較的小さくなっている。また、半導体素子Ｂのゲート電極４２ｂに累積的に印加されるべき誘導起電力Ｅｂを小さくするために、ゲートワイヤ１１０のうち誘導起電力Ｅｂに対応する部分とドレイン金属電極１６０との間の距離とが比較的大きくなっている。

このような本実施の形態３に係る半導体装置によれば、半導体素子１００におけるゲートソース間電圧を調整することができるので、複数の半導体素子１００におけるゲートソース間電圧のばらつきを抑制することができる。

＜実施の形態４＞
図１２は、本実施の形態４に係る半導体装置の構成を示す上面模式図であり、図４に対応する図である。

本実施の形態４では、磁界によって半導体素子１００のゲート電極４２に累積的に印加されるべき誘導起電力に基づいて、ゲートワイヤ１１０のうち当該誘導起電力に対応する部分の延在方向と、ドレイン金属電極１６０での主電流１９０の方向とが平面視でなす角度が設定されている。

図１２の例では、半導体素子Ａのゲート電極４２ａに累積的に印加されるべき誘導起電力Ｅａを小さくするために、ゲートワイヤ１１０のうち誘導起電力Ｅａに対応する部分の延在方向と、主電流１９０の方向とが平面視でなす角度が比較的大きくなっている。なお、ゲートワイヤ１１０のうち誘導起電力Ｅａに対応する部分は、半導体素子Ａと半導体素子Ｂとの間の部分である。また、半導体素子Ｂのゲート電極４２ｂに累積的に印加されるべき誘導起電力Ｅｂを大きくするために、ゲートワイヤ１１０のうち誘導起電力Ｅｂに対応する部分の延在方向と、主電流１９０の方向とが平面視でなす角度が比較的小さくなっている。なお、ゲートワイヤ１１０のうち誘導起電力Ｅｂに対応する部分は、半導体素子Ｂと半導体素子Ｃとの間の部分である。

このような本実施の形態４に係る半導体装置によれば、半導体素子１００におけるゲートソース間電圧を調整することができるので、複数の半導体素子１００におけるゲートソース間電圧のばらつきを抑制することができる。

＜実施の形態５＞
図１３は、本実施の形態５に係る半導体装置の構成を示す断面模式図であり、図３に対応する図である。

図１３の構成は、図３の構成に絶縁層である電極素子側絶縁層２００が追加された構成と同様である。電極素子側絶縁層２００は、ドレイン金属電極１６０のうちゲートワイヤ１１０側の面に設けられている。

このような本実施の形態５に係る半導体装置によれば、ゲートワイヤ１１０の高い部分を、電極素子側絶縁層２００の近傍に、または、電極素子側絶縁層２００と接触するように設けることができる。これにより、ゲートワイヤ１１０と、ドレイン金属電極１６０での主電流１９０とを近づけることができるので、ゲートワイヤ１１０に生じる誘導起電力を大きくすることができる。

なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
それぞれが主電流を制御するための制御電極を有する複数の半導体素子と、
前記複数の半導体素子の前記主電流が流れる金属電極と、
前記複数の半導体素子のそれぞれの前記制御電極を直列接続し、前記主電流が前記金属電極を流れたときに発生する磁界と鎖交する制御ワイヤと
を備える、半導体装置。

（付記２）
前記制御ワイヤは、前記主電流が前記金属電極で流れる方向から視て前記金属電極の端部近傍に設けられている、付記１に記載の半導体装置。

（付記３）
前記磁界によって前記半導体素子の前記制御電極に累積的に印加されるべき誘導起電力に基づいて、前記制御ワイヤのうち当該誘導起電力に対応する部分と前記金属電極との間の距離とが設定されている、付記１または付記２に記載の半導体装置。

（付記４）
前記磁界によって前記半導体素子の前記制御電極に累積的に印加されるべき誘導起電力に基づいて、前記制御ワイヤのうち当該誘導起電力に対応する部分の延在方向と、前記金属電極での前記主電流の方向とが平面視でなす角度が設定されている、付記１から付記３のうちのいずれか１項に記載の半導体装置。

（付記５）
前記金属電極のうち前記制御ワイヤ側の面に設けられた絶縁層をさらに備える、付記１から付記４のうちのいずれか１項に記載の半導体装置。

４２ ゲート電極、１００ 半導体素子、１１０ ゲートワイヤ、１６０ ドレイン金属電極、１９０ 主電流、２００ 電極素子側絶縁層。

Claims (4)

1. それぞれが主電流を制御するための制御電極を有する複数の半導体素子と、
   前記複数の半導体素子の前記主電流が流れる金属電極と、
   前記複数の半導体素子のそれぞれの前記制御電極を直列接続し、前記主電流が前記金属電極を流れたときに発生する磁界と鎖交する制御ワイヤと
   を備え、
   前記磁界によって前記半導体素子の前記制御電極に累積的に印加されるべき誘導起電力に基づいて、前記制御ワイヤのうち当該誘導起電力に対応する部分と前記金属電極との間の距離とが設定されている、半導体装置。
2. それぞれが主電流を制御するための制御電極を有する複数の半導体素子と、
   前記複数の半導体素子の前記主電流が流れる金属電極と、
   前記複数の半導体素子のそれぞれの前記制御電極を直列接続し、前記主電流が前記金属電極を流れたときに発生する磁界と鎖交する制御ワイヤと
   を備え、
   前記磁界によって前記半導体素子の前記制御電極に累積的に印加されるべき誘導起電力に基づいて、前記制御ワイヤのうち当該誘導起電力に対応する部分の延在方向と、前記金属電極での前記主電流の方向とが平面視でなす角度が設定されている、半導体装置。
3. 請求項１または請求項２に記載の半導体装置であって、
   前記制御ワイヤは、前記主電流が前記金属電極で流れる方向から視て前記金属電極の端部近傍に設けられている、半導体装置。
4. 請求項１または請求項２に記載の半導体装置であって、
   前記金属電極のうち前記制御ワイヤ側の面に設けられた絶縁層をさらに備える、半導体装置。