JP7842341B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

スイッチング回路や整流回路に用いられる半導体装置は、自動車や産業機器等に広く用いられている。これらの半導体装置は、搭載スペースの限られた自動車等の製品内で使用されるため、複数の電子部品を１つのパッケージ内に搭載する高密度化や、小型化が進んでいる。
例えば、自動車用交流発電機オルタネータの交流出力の整流用に使用される半導体装置は、半導体チップと、ベースと、リードと、それらを接合する導電性接合材を備えるものである。

半導体装置の主要部品である半導体チップの種類としては、ダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）等が挙げられる。これらの半導体チップは、通常、上下両面がそれぞれ異なる電極に接合される。半導体チップを上下の電極に接合する接合材としては、従来においては、Ｐｂ（鉛）を含有するＰｂ系はんだが使用されてきた。
しかし、近年においては、環境負荷低減の観点から、Ｐｂを使用しないＰｂフリー化が推進されている。Ｐｂフリーの接合材として代表的なのは、Ｓｎを主成分とするＳｎ系はんだである。しかしながら、Ｓｎ系はんだは、Ｐｂ系はんだよりも高弾性であって、製造工程での温度変化により半導体チップに発生する応力が高くなりやすく、クラックが発生しやすい。特に、半導体チップの上下両面に電極が接合された両面実装構造では、温度変化時に半導体チップが上下面から拘束されるため、応力が増加しやすい傾向にある。

このような技術分野の背景技術として、例えば、特許文献１と特許文献２の技術が開示されている。

特許文献１の要約には、「［課題］低コストで、複雑な製造工程を必要とせず、簡便に実現する半導体装置、およびそれを用いたオルタネータを提供する。［解決手段］台座２４を有するベース２１と、リードヘッダ２５を有するリード２２と、電子回路体１００と、を備え、ベースとリードとの間に電子回路体を有し、台座は、電子回路体の第１の面に接続され、リードヘッダは、電子回路体の第２の面に接続され、電子回路体は、スイッチング素子を有するトランジスタ回路チップ１１と、スイッチング素子を制御する制御回路チップ１２と、ドレインフレーム１４と、ソースフレーム１５と、を含んで一体的に樹脂１６で覆われて構成され、ドレインフレームおよびソースフレームのいずれか一方と、ベースとが、接続され、ソースフレームおよびドレインフレームのいずれか他方と、リードとが、接続される。」と記載され、半導体装置の技術が開示されている。
そして、この特許文献１には、トランジスタ回路チップやコンデンサ等、複数の電子部品を１つの小型パッケージ内に高密度に搭載した構造が示されている。

また、特許文献２の要約には、「［課題］半導体チップのクラック発生を抑制可能な鉛フリーはんだが形成された半導体装置を提供する。［解決手段］半導体チップ２１と、半導体チップ２１の裏面に対向するダイパッド１２と、Ｃｕ－Ｓｎを主成分とする金属間化合物１９を半導体チップ２１の裏面の周辺部とダイパッド１２との間に配し、Ｓｎを主成分とするＳｎ系はんだ１８を半導体チップ２１の裏面の中央部とダイパッド１２との間に配し、半導体チップ２１の裏面と対向するダイパッド１２とを接合する接合部材１７とを有している。」と記載され、半導体装置の技術が開示されている。
このように特許文献２には、Ｓｎ系はんだを用いていながら、半導体チップのクラックの発生を抑制する技術が示されている。

特開２０１７－９８２７６号公報 特開２００８－３４５１４号公報

しかしながら、前記の特許文献１において、Ｐｂフリー化に関する記載はない。
また、前記の特許文献２において、Ｐｂフリー化に関連して、Ｓｎ系はんだを用い、かつ半導体チップのクラックを抑制する技術が示されている。しかしながら、半導体チップとダイパッドとの接合の際に、その間にＡｇ層とＳｎ系はんだを積層し、かつ、積層したその両側にＣｕ－Ｓｎを主成分とする金属間化合物を設けるという煩雑な工程を要するという課題（問題）がある。

本発明は、前記した問題に鑑みて創案されたものであり、電子部品を小型パッケージ内に高密度に搭載する際に、簡単な工程で、Ｐｂフリー化と、半導体チップのクラックの抑制を実現した半導体装置を提供することを課題（目的）とする。

前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、半導体チップと上部電極と下部電極を備え、前記半導体チップの上面に前記上部電極が鉛を含有しない接合材で接合され、前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、半導体装置であって、前記下部電極の板状の厚さが０．５ｍｍ以上であり、前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した形状の最大外形寸法が２０ｍｍ以下であることを特徴とする。

本発明によれば、電子部品を小型パッケージ内に高密度に搭載する際に、簡単な工程で、Ｐｂフリー化と、半導体チップのクラックの抑制を実現した半導体装置を提供できる。

本発明の第１実施形態に係る半導体装置の断面構造の一例を模式的に示す図である。 本発明の第１実施形態に係る半導体装置における半導体チップ、チップ上部電極、チップ用接合材、チップ下部電極の近傍の断面構造の一例を模式的に示す図である。 チップ接合端部において、チップ下部電極の厚さＴが０．５ｍｍ未満の薄型だった場合の接合工程の冷却時の変形の一例を示す図である。 半導体チップの応力低減効果を検証するために、有限要素法による応力解析を実施した結果の一例を示す図である。 本発明の第２実施形態に係る半導体装置とフィンとの構造的な関係の一例を示す図である。 外部部材としての馬蹄形のフィンを上面から見た構造の一例を示す図である。 本発明の第３実施形態に係る半導体装置の断面構造の一例を模式的に示す図である。

以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。
以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは部材の一部の図示が省略されている場合もある。
また、本発明は、ここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で、適宜、組合せや改良が可能である。

≪第１実施形態≫
本発明の第１実施形態に係る半導体装置の構成を、図１と図２を参照して説明する。

＜半導体装置の断面構造について＞
図１は、本発明の第１実施形態に係る半導体装置１００の断面構造の一例を模式的に示す図である。
図１において、半導体装置１００は、ベース電極９、リード電極１０、内部パッケージ１２を備えて構成される。
内部パッケージ１２は、半導体チップ１、コンデンサ２、制御回路チップ（制御回路）３、チップ上部電極（上部電極）４、チップ下部電極（下部電極）７，７Ｂを備えている。

半導体チップ１は、半導体素子、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を備えて構成されている。
半導体チップ１の上部（紙面視）には、チップ上部電極４が配置され、半導体チップ１の下部（紙面視）にはチップ下部電極７が配置されている。半導体チップ１とチップ上部電極４との間、および半導体チップ１とチップ下部電極７との間は、それぞれＰｂフリー材であるチップ用接合材（接合材、はんだ）５で接合されている。
また、内部パッケージ１２、あるいはチップ下部電極７とベース電極９との間は、電極間用接合材１１で接続されている。
また、チップ上部電極４は、電極間用接合材１１を介してリード電極１０に接続されている。
このような電気的な接続によって、半導体チップ１を備える半導体装置１００は、ベース電極９とリード電極１０との間に、例えば、整流素子としての機能を有する。

制御回路チップ（制御回路）３とコンデンサ２は、チップ下部電極７Ｂの上に配置されている。コンデンサ２は、制御回路チップ３の回路素子に電源を供給するように接続されている。チップ下部電極７Ｂとチップ下部電極７の厚さは同じである。
また、チップ下部電極７Ｂの一端の電極から、半導体チップ１の上部に設けられた端子電極に、ワイヤ（ボンディングワイヤ）６で接続されている。
半導体チップ１は、例えば、整流素子として用いられる。制御回路チップ３の制御信号が、ワイヤ６を介して半導体チップ１に伝達されて、半導体チップ１の整流素子としての整流特性を制御する。
前記したように、半導体チップ１がＭＯＳＦＥＴで構成されている場合には、制御回路チップ３の制御信号で、半導体チップ１のＭＯＳＦＥＴのゲート電極の電位を制御することで、ＭＯＳＦＥＴを駆動して整流動作させる。

内部パッケージ１２において、半導体チップ１、コンデンサ２、制御回路チップ３、チップ上部電極４、チップ下部電極７，７Ｂ、チップ用接合材５、ワイヤ６は、電気的な絶縁のため、および配置の安定化のために、樹脂８Ａで封止される。

内部パッケージ１２は、紙面視で下側をベース電極９の上に配置され、上側をリード電極１０で抑えられている。前記したように、内部パッケージ１２とベース電極９の間、および内部パッケージ１２とリード電極１０の間は、電極間用接合材１１で接合される。
また、ベース電極９の上側と、内部パッケージ１２と、リードの上方を除くリード電極１０は、樹脂８Ｂで樹脂封止（モールド）される。

なお、チップ上部電極４、チップ下部電極７，７Ｂ、ベース電極９、リード電極１０の材質としては、電気伝導性と熱伝導性に優れた銅や銅合金が望ましい。
また、第２実施形態として、詳細を図５Ａ、図５Ｂを参照して後記するが、図１に示した第１実施形態の半導体装置１００は、穴の開いた部材に圧入されて使用される可能性がある。その際に、ベース電極９には締付力や押圧力が作用する。そのため、ベース電極９の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。

また、図１において、半導体装置１００の外形寸法Ｄは、搭載スペースが限定される場合に備えて、小型化が必要とされることがある。そのため、外形寸法Ｄは、通常２０ｍｍ以下に設定される。なお、半導体装置１００は、リード電極１０のある上面から見るとほぼ円形である。
また、半導体装置１００の高さ方向に関しても、同様に搭載スペースの制約がある場合に対応するために、半導体装置１００の各部材は、それぞれの性能、信頼性（クラックの抑制を含む）、および放熱性等を十分に確保できる範囲で、極力、薄型に設計される。
このように、図１における半導体装置１００は、主として、外形寸法Ｄが２０ｍｍ以下の小型の半導体装置を対象として説明している。

＜半導体チップ、チップ上部電極、チップ下部電極の近傍の断面構造＞
図２は、本発明の第１実施形態に係る半導体装置１００における半導体チップ１、チップ上部電極４、チップ用接合材５、チップ下部電極７の近傍の断面構造の一例を模式的に示す図である。
図２に示すように、半導体装置１００の製造工程のうち、半導体チップ１の接合工程では、下からチップ下部電極７、チップ用接合材５、半導体チップ１、チップ用接合材５、チップ上部電極４を順に積層する。
これらを積層した次に、リフロー等で加熱、冷却し、前記の部材を接合する。

図２において、チップの端の領域であるチップ接合端部１３の領域について説明する。
図２のチップ接合端部１３の領域においては、チップ上部電極４の接合部の端部は、半導体チップ１の端部よりも内側にある。この内側にある領域を、適宜、非接合領域（半導体チップ上部電極非接合領域）１６と呼称する。
また、チップ下部電極７は板状であって、チップ下部電極７の端部は、半導体チップ１の端部よりも外側にある。

チップ用接合材５の材質は、Ｐｂ（鉛）を含有しないＰｂフリー材である。代表的なものは、Ｓｎ（錫）を主成分とするＳｎ系はんだ（Ｓｎ系半田）である。
Ｓｎ系はんだには、添加元素としてＡｇ（銀）、Ｃｕ（銅）、およびＳｂ（アンチモン）等の単数、または複数の成分が添加されて含まれていても構わない。
Ｓｎ系はんだ以外のＰｂフリー材としては、ＣｕやＡｇ等の微小粒子を含むペースト材を焼結する焼結接合や導電性接着剤が挙げられる。

半導体チップ１は、例えば、ダイオード等の整流素子や、ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のトランジスタ素子を備えて構成される。
トランジスタ素子で構成される場合は、同一の半導体チップ１の中において、整流素子以外に、制御回路と、コンデンサ等の機能も内包された構成であってもよい。その場合、コンデンサ２、制御回路チップ３、チップ下部電極７Ｂ、ワイヤ６は半導体チップ１内に内包されているため、省略可能である。
半導体チップ１や制御回路チップ（３：図１）を構成する主な材質は、Ｓｉ（シリコン、ケイ素）、ＳｉＣ（シリコンカーバイド）、ＧａＮ（窒化ガリウム）等である。

半導体チップ１がダイオード等の整流素子として構成される場合には、半導体チップ１の上下面で正負の極性が異なり、上面側には表面保護膜が形成される。そのため、半導体チップ１の上面には、チップ上部電極４が接続されない非接合領域１６（図２）が存在する。

また、半導体チップ１がトランジスタ素子を備えて構成される場合には、例えば、ＭＯＳＦＥＴではソース、ＩＧＢＴではエミッタと呼ばれる片面側に、表面保護膜が形成される。また、半導体チップ１の上面には、ゲート電極などの制御用の電極が形成される。そのため、半導体チップ１の上面には、チップ上部電極４が接続されない非接合領域１６が存在する。

このように、半導体チップ１の上面には、非接合領域１６が存在する。そのため、チップ上部電極４の外形寸法は、半導体チップ１の外形寸法よりも小さい。

一方、半導体チップ１の下面には、通常は非接合領域を設ける必要はないため、半導体チップ１の下面の全面を、チップ下部電極７に接合する。そのため、チップ下部電極７の外形寸法は、半導体チップ１の外形寸法よりも大きい。
また、チップ下部電極７の厚さＴは、０．５ｍｍ以上である。図３、図４を参照して後記する理由から、チップ下部電極７の厚さＴを０．５ｍｍ以上とすることが、本発明における構成の大きな特徴である。

なお、小型化の観点だけに着目した場合には、チップ下部電極７の厚さＴは、可能な限り薄型であることが望ましい。
また、一般的な熱応力は、熱変形量の異なる部材同士が拘束されることで発生する応力である。したがって、拘束力の低減のために、関連する各部材を薄型化して低剛性化する場合が多い。
そのため、従来においては、チップ下部電極７の厚さＴは、０．１～０．２ｍｍ程度の薄肉にするのが一般的だった。
しかしながら、小型の半導体装置において、Ｐｂフリー化のために応力低減を図る場合の特有の効果として、チップ下部電極７の厚さＴを０．５ｍｍ以上とすることが有効であることを、本願の発明者は見出した。次に、その理由、背景について、図３、図４を参照して説明する。

＜接合工程の冷却時の変形について＞
図３は、図２で示したチップ接合端部１３において、チップ下部電極７の厚さＴが０．５ｍｍ未満の薄型だった場合の接合工程の冷却時の変形の一例を示す図である。
図３において、チップ上部電極４とチップ下部電極７との間に、半導体チップ１とチップ用接合材５が設けられており、接合工程の冷却によって、半導体チップ１やチップ下部電極７が変形している様子を示している。

半導体チップ１は、例えばＳｉ（珪素、ケイ素）で構成する場合、Ｓｉの線膨張係数が約３ｐｐｍ／Ｋである。
それに対して、チップ上部電極４とチップ下部電極７は、例えばＣｕの場合、線膨張係数が約１７ｐｐｍ／Ｋであって、Ｓｉよりも大きい。
そのため、前記した接合工程で、接合材の融点以上の高温に加熱する際に、線膨張係数の大きいチップ上部電極４とチップ下部電極７の方が、半導体チップ１よりも大きく熱膨張する。
その後、冷却して、チップ用接合材５の凝固が進むと、それぞれの部材が接合された状態で、熱収縮する。
この熱収縮の際に、チップ上部電極４とチップ下部電極７の熱収縮量の方が、半導体チップ１の熱収縮量よりも大きいために、熱応力および反り変形が生じる。

この変形について、半導体チップ１の上下両面が電極に接合されている領域１４（図３）と、半導体チップ１の下面側のみが電極に接合されている領域１５（図３）との２つの領域に分けてそれぞれの変形、および影響について考える。

《領域１４について》
半導体チップ１の上下両面が電極に接合されている領域１４（半導体チップ上下両部電極接合領域）では、チップ上部電極４とチップ下部電極７のうち、厚く剛性の高い方の熱収縮の影響を受けやすい。
そのため、例えばチップ上部電極４の方がチップ下部電極７よりも厚い場合は、下面側の凸の反り変形をする。
しかし、領域１４は、半導体チップ１の上下両面が電極に接合されているため、領域１５と比較すると上下の非対称性は小さく、反り変形は小さい。

《領域１５について》
一方、領域１５（半導体チップ下部電極接合領域）では、半導体チップ１の上面側には電極が接合されていないため、チップ下部電極７の熱収縮の影響によって、上面側に凸の比較的大きな反り変形が発生する。
製品の外形が２０ｍｍを上回るような大型の電子部品の場合には、製品サイズに応じて各部材も厚肉になり、十分に高剛性であるため、反り変形が顕在化しにくい。
しかし、製品の外形が２０ｍｍ以下の小型の半導体装置では、前記した事情から、チップ下部電極７が通常において、薄肉に設計されるため、特有の現象として顕著な反り変形が生じる。

この変形の際に、半導体チップ１に作用する応力としては、半導体チップ１とチップ下部電極７の横方向の熱収縮量の差に起因する剪断力と、反り変形に起因する曲げ応力との２つの応力が大きく影響する。
反り変形が顕著な小型（例えば製品の外形が２０ｍｍ以下）の半導体装置においては、チップ下部電極７を厚型化して高剛性化することが、応力を低減するために有効な手段となる。

＜有限要素法による応力解析＞
チップ下部電極７の厚型化による半導体チップ１の応力低減効果を検証するために、有限要素法による応力解析を実施した結果の例を、図４を参照して説明する。
なお、解析モデルは、図２に示した構成とし、解析モデル全体にリフロー時の冷却を模擬した温度変化を与えた。
また、チップ用接合材５の材質は、Ｐｂ系はんだとＳｎ系はんだとの２条件とした。
また、Ｐｂフリー接合材であるＳｎ系はんだを使用した条件において、チップ下部電極７の厚さＴを変化させた場合の半導体チップ１に発生する最大主応力である応力σを評価した。

図４は、半導体チップ１の応力低減効果を検証するために、有限要素法による応力解析を実施した結果の一例を示す図である。
図４において、横軸はチップ下部電極７の厚さＴであり、単位は［ｍｍ］である。縦軸は半導体チップ１の応力σであり、単位は単位法の［ｐ．ｕ．］である。
また、チップ用接合材５の材質としてＰｂ系はんだ、およびＳｎ系はんだを選択した。
図４において、符号「Ａ」で示した点は、チップ用接合材５の材質としてＰｂ系はんだを用いており、このときの半導体チップ１の応力σを基準とするために、単位法における基準値の１［ｐ．ｕ.］としている。なお、符号「Ａ」で示した点においては、チップ下部電極７の厚さＴが０．１５ｍｍの場合である。

また、図４において、符号「Ｂ」で示した複数の測定点からなる特性線は、チップ下部電極７の厚さＴをパラメータとしたときの半導体チップ１の応力σの変化を示している。応力σの基準は、前記したように、「Ａ」における基準値の１［ｐ．ｕ.］である。
なお、以下において、Ｐｂ系はんだである符号「Ａ」と、Ｓｎ系はんだである符号「Ｂ」を、それぞれ単に「Ａ」と「Ｂ」と略記する。

図４において、Ｔ＝０．１５ｍｍの条件で「Ａ」と「Ｂ」を比較する。なお、チップ下部電極７の厚さＴの０．１５ｍｍは、製品の外形が２０ｍｍ以下の小型の半導体装置の現行製品の代表的な寸法として選択している。
このＴ＝０．１５ｍｍの条件で「Ａ」と「Ｂ」の応力σを比較すると、「Ｂ」の方の応力が高く、１．４倍以上であることがわかる。この結果は、「Ｂ」が用いているＰｂフリー接合材が高剛性であるためである。なお、応力σが大きいと前記したように変形やクラックが起きやすい。
そのため、「Ｂ」の厚さＴを、Ｔ＜０．５ｍｍの条件の下において、増加しても、「Ａ」（Ｔ＝０．１５ｍｍ）よりも「Ｂ」（Ｔ＜０．５ｍｍ）の方が、応力は高いままである。

しかしながら、「Ｂ」の特性線にしたがって、「Ｂ」のチップ下部電極７の厚さＴを厚型化すると、Ｔ≧０．５ｍｍのときに、「Ｂ」の応力σは、「Ａ」の応力σを下回る。
さらに、「Ｂ」をＴ＝０．７ｍｍまで厚くすると、「Ａ」（Ｔ＝０．１５ｍｍ）における応力σよりも、「Ｂ」の方が応力σは下回る。つまり、反り変形に起因する曲げ応力が「Ｂ」の方が低くなる。
すなわち、Ｐｂフリー接合材であるＳｎ系はんだを使用した「Ｂ」においても、「Ｂ」の厚さＴを「Ｔ≧０．５ｍｍ」とする、さらには図４に示したように、「Ｔ≧０．７ｍｍ」とすることによって、応力σは低減し、変形やクラックが軽減され、Ｐｂフリー接合材の使用が実用的になることを示している。

＜第１実施形態の総括＞
環境負荷を低減するためのＰｂフリー化にあたって、Ｐｂフリー接合材として、Ｓｎ系はんだを選択した場合には、Ｐｂ系はんだよりも高弾性である。そのため、接合工程での温度変化により半導体チップに発生する応力が増加しやすい。よって、半導体チップに発生する応力を低減し、クラックの発生を抑制する必要がある。
本発明の第１実施形態においては、高密度化、小型化した半導体装置の特有の現象として、反り変形が顕著な小型（例えば製品の外形が２０ｍｍ以下）の半導体装置においては、チップ下部電極７を厚型化することが、応力を低減するために有効な手段となる。
具体的には、チップ下部電極７の厚さＴを「Ｔ≧０．５ｍｍ」、さらには「Ｔ≧０．７ｍｍ」とすることによって、Ｐｂフリー接合材の使用が実用的になることを見出した。
なお、チップ下部電極７の厚さＴを「Ｔ≧０．５ｍｍ」や「Ｔ≧０．７ｍｍ」に厚型化することは、製造工程において、一般的に、大きな負担とはならない。

＜第１実施形態の効果＞
電子部品を小型パッケージ内に高密度に搭載する際に、チップ下部電極の厚さＴを大きくするという簡単な工程で、Ｐｂフリー化と、半導体チップのクラックの抑制を実現する半導体装置を提供できる効果がある。

≪第２実施形態≫
本発明の第２実施形態に係る半導体装置の構成を、図５Ａと図５Ｂを参照して説明する。
図５Ａは、本発明の第２実施形態に係る半導体装置１０１とフィン（放熱フィン）９１Ｆとの構造的な関係の一例を示す図である。
図５Ａにおける半導体装置１０１は、図１における半導体装置１００と部分的に形状の相違はあるが、基本的には同一の構成である。
すなわち、図５Ａにおいて、半導体装置１０１は、ベース電極９、リード電極１０、半導体チップ１、コンデンサ２、制御回路チップ３、チップ上部電極（上部電極）４、チップ下部電極（下部電極）７、チップ用接合材５、ワイヤ（ボンディングワイヤ）６、樹脂８、電極間用接合材１１を備えている。

これらの部品、部材は、形状の差はあっても概要としては、図１の半導体装置１００の構成と対応しているので、事実上、重複する説明は、適宜、省略する。
なお、図５Ａにおける絶縁膜（印刷で形成した絶縁膜）１８は、制御回路チップ３の下部電極を、半導体装置１０１のチップ下部電極（下部電極）７と、選択的に切り離すためのものである。これによって、チップ下部電極（下部電極）７の役割をチップ下部電極（下部電極）７で兼用できるので、チップ下部電極（下部電極）７Ｂを不要としている。また、チップ用接合材５１は、チップ用接合材５と同等のものである。

図５Ａにおいて、半導体装置１０１のベース電極９は、放熱、および固定のために設けられた外部部材であるフィン９１Ｆの間（孔）に、圧入され、嵌合している。
なお、ベース電極９は、フィン９１Ｆの間（孔）に圧入、嵌合（プレスフィット）しているので、この際の締め代によって発生する復元力により、接触、通電する。
したがって、ベース電極９をフィン９１Ｆに固定する際に、例えば半田（はんだ）つけ等の作業を必要とせず、環境負荷の低減と製造コストの低減に寄与する。
また、この構造によって、半導体装置１０１は、固定されるとともに、半導体装置１０１で発生した熱が、フィン９１Ｆに伝達され、放熱することにより、半導体装置１０１は、正常に動作する温度範囲を確保できる。

図５Ｂは、外部部材としての馬蹄形のフィン（放熱フィン）９１Ｆを上面（リード電極１０からベース電極９に向かう方向）から見た構造の一例を示す図である。
図５Ｂにおいて、馬蹄形に構成された放熱用のフィン９１Ｆには、複数の半導体装置１０１を圧入する孔（フィン空所部）９Ｈが設けられている。
図５Ａにおいては、フィン９１Ｆの間に、半導体装置１０１のベース電極９が挟まっているように表記したが、実際には、図５Ｂに示すように、一つの孔９Ｈに、一つの半導体装置１０１が圧入され、嵌合する。なお、半導体１０１に代えて、半導体装置１００や、後述する半導体装置１０２を用いてもよい。

図５Ｂに示すように、フィン９１Ｆには、複数の孔（フィン空所部）９Ｈが設けられており、複数の半導体装置１０１が、それぞれの孔９Ｈに圧入される。
また、馬蹄形に構成された放熱用のフィン９１Ｆは、例えば発電機であるオルタネータ（不図示）に備えられる。フィン９１Ｆが、例えば馬蹄形の形状として示したのは、オルタネータに取り付けるのに適しているからである。

図５Ａと図５Ｂに示したように、半導体装置１０１が、外部部材であるフィン９１Ｆの孔９Ｈに圧入されるので、半導体装置１０１の形状、および構造は、外部部材の孔に圧入されることに適していることが必要である。
また、前記したように、半導体装置１０１のベース電極９が穴の開いた部材であるフィン９１Ｆの孔（フィン空所部）９Ｈに嵌合するが、圧入時、ベース電極９には締付力や押圧力が作用する。よって、ベース電極９の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。

また、半導体装置１０１（１００）の外形寸法Ｄは、前記したように、嵌合される穴の直径に応じて設計される。搭載スペースが限定され、小型化が必要とされるため、外形寸法Ｄは通常２０ｍｍ以下である。
また、半導体装置１０１（１００）の高さ方向に関しても、同様に搭載スペースの制約があるため、各部材は、それぞれの性能、信頼性（クラックの抑制を含む）、および放熱性等を十分に確保できる範囲で、極力薄型に設計される。

＜第２実施形態の効果＞
図５Ａ、図５Ｂに示すように、半導体装置１０１のベース電極９をフィン９１Ｆの間に圧入する構造としている。この構造によって、半導体装置１０１は、固定されるとともに、半導体装置１０１で発生した熱がフィン９１Ｆに伝達して放熱し、正常に動作する温度範囲を確保できる効果がある。

≪第３実施形態≫
本発明の第３実施形態に係る半導体装置の構成を、図６を参照して説明する。
図６は、本発明の第３実施形態に係る半導体装置１０２の断面構造の一例を模式的に示す図である。
図６においては、図１で示した内部パッケージ１２に相当する回路部品を半導体チップ１Ｂに収納して構成したことである。

すなわち、たとえば図１における半導体チップ１、制御回路チップ３、コンデンサ２等の回路要素を、図６においては、半導体チップ１Ｂの１チップで構成して、用いていることである。
また、図６における半導体装置１０２において、ベース電極９、リード電極（チップ上部電極（上部電極））１０、半導体チップ１Ｂ、チップ下部電極（下部電極）７、樹脂８を備えている。なお、図６においては、リード電極は、チップ上部電極（上部電極）を兼ねている。
また、図６においても、チップ用接合材５を用いた接合工程（はんだ工程）は、Ｐｂフリー材の、例えば、Ｓｎ系はんだを用いる。
また、チップ下部電極（下部電極）７の厚みは０．５ｍｍ以上、あるいは０．７ｍｍ以上とする。
また、半導体装置１０２の外形に相当するベース電極９の横方向の長さは、２０ｍｍ以下とする。

図６においては、前記したように、たとえば図１における半導体チップ１、制御回路チップ３、コンデンサ２等の回路要素、および、ワイヤ（ボンディングワイヤ）６等の諸工程を、図６においては、半導体チップ１Ｂの１チップで構成したことによって、半導体装置１０２の構成が簡略化されたことにより、小型で、コストが低減された半導体装置が提供できる。
なお、半導体チップ１Ｂは、ダイオード等の整流素子であってもよい。

＜第３実施形態の効果＞
半導体装置１０２の構成が１チップの半導体チップとして簡略化されたことにより、Ｐｂフリーで、小型で、コストが低減された半導体装置が提供できる。

≪その他の実施形態と補足≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明を分かりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例、補足について、さらに説明する。

《チップ用接合材》
第１実施形態において、チップ用接合材５として、Ｐｂを含有しないＰｂフリー材の代表例として、「Ｓｎ系はんだ」を例示した。
しかし、Ｓｎ系はんだに限定されない。Ｓｎ以外の様々な金属も対象となりうる。
また、接合材として「はんだ」という形態を例示したが、「はんだ」という形態に限定されない。
例えば、有機材料と無機材料の混合物による接合材も対象となる可能性はある。

《半導体チップ》
本発明の第１実施形態の説明において、半導体チップ１をＭＯＳＦＥＴで構成された例で説明した。しかしＭＯＳＦＥＴに限定されない。
例えば、前記したＭＯＳＦＥＴ、ＩＧＢＴ以外にも、スーパージャンクションＭＯＳＦＥＴ、パワーバイポーラトランジスタ、サイリスタ、その他の半導体素子で構成してもよい。

《半導体装置》
本発明の半導体装置について、図１、図５Ａ、図６を参照して、３種の半導体装置の実施形態で説明した。本発明の半導体装置において、本質的なことは、半導体チップの上部電極と下部電極がＰｂフリーの接合材で接合されていること、上部電極の半導体チップとの接合部の端部は、半導体チップの端部よりも内側に位置し、下部電極の端部は、半導体チップの端部よりも外側に位置すること、下部電極の厚さが０．５ｍｍ以上であり、半導体装置の外形が２０ｍｍ以下であることである。
すなわち、前記の図以外の構造の半導体装置においても上記した条件を満たす様々な半導体装置が有効である。

《フィン、放熱フィン》
図５Ａ、図５Ｂで示したフィン９１Ｆは、外部部材であって半導体装置１０１に含まれていないが、半導体装置１０１の動作に影響を与えるものとして、説明を付け加える。
図５Ｂにおいて、フィン９１Ｆを馬蹄形の形状として説明をしたが、馬蹄形には限定されない。フィン９１Ｆを、例えば、オルタネータに取り付ける場合に適している例として、馬蹄形を例にあげたが、オルタネータ以外の他の用途に用いる場合には、他の形状が相応しいことがある。
また、フィン９１Ｆに設けた孔（フィン空所部）９Ｈの個数は、図５Ｂで例示した６個に限定されない。また、半導体装置１０１の外形が円形以外（例えば、六角形や楕円）となった場合には、その状況に応じて、他の形状をとることはある。
また、フィン（放熱フィン）を半導体装置（１０１）の一部分として設けることも可能である。

１，１Ｂ 半導体チップ
２ コンデンサ
３ 制御回路チップ（制御回路）
４ チップ上部電極（上部電極）
５，５１ チップ用接合材（接合材、はんだ、半田）
６ ワイヤ（ボンディングワイヤ）
７，７Ｂ チップ下部電極（下部電極）
８，８Ａ，８Ｂ 樹脂
９ ベース電極
９Ｈ 孔（フィン空所部）
９１Ｆ フィン（放熱フィン）
１０ リード電極
１１ 電極間用接合材
１２ 内部パッケージ
１３ チップ接合端部
１４ 領域（半導体チップ上下両部電極接合領域）
１５ 領域（半導体チップ下部電極接合領域）
１６ 非接合領域（半導体チップ上部電極非接合領域）
１００，１０１，１０２ 半導体装置

Claims (10)

1. 半導体チップと上部電極と下部電極を備え、
   前記半導体チップの上面に前記上部電極が鉛を含有しない接合材で接合され、
   前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、
   前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、
   前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、
   半導体装置であって、
   前記下部電極の板状の厚さが０．５ｍｍ以上であり、
   前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した形状の最大外形寸法が２０ｍｍ以下である、
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記下部電極の板状の厚さが０．７ｍｍ以上である、
   ことを特徴とする半導体装置。
3. 請求項１において、
   前記接合材がＳｎを主成分とする半田である、
   ことを特徴とする半導体装置。
4. 請求項３において、
   前記半田にＡｇ、Ｃｕ、Ｓｂの単数、または複数の成分が添加されている、
   ことを特徴とする半導体装置。
5. 請求項１において、
   前記半導体チップがダイオード特性を有するように構成される、
   ことを特徴とする半導体装置。
6. 請求項１において、
   前記半導体チップがＭＯＳＦＥＴを有して構成される、
   ことを特徴とする半導体装置。
7. 請求項１において、
   前記半導体チップがＩＧＢＴを有して構成される、
   ことを特徴とする半導体装置。
8. 請求項６または請求項７において、
   前記半導体チップがＳｉまたはＳｉＣを有して構成される、
   ことを特徴とする半導体装置。
9. 請求項６において、
   前記半導体チップのＭＯＳＦＥＴを駆動して整流動作させる制御回路と、
   前記制御回路に電源を供給するように接続されたコンデンサと、
   を有する、
   ことを特徴とする半導体装置。
10. 請求項６または請求項９において、
    前記半導体装置が、外部部材の孔に圧入される構造を有する、
    ことを特徴とする半導体装置。