JP7842007B2 - 半導体装置の製造方法及び半導体装置の検査方法 - Google Patents

Description

本明細書が開示する技術は、半導体装置の製造方法及び半導体装置の検査方法に関する。

特定種類の半導体装置は、半導体基板上に積層したエピ層内にｐｎダイオード構造を含むことがある。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置は、半導体基板上に積層したエピ層内にｎ型のドリフト層とｐ型のボディ層で構成されるｐｎダイオード構造を含んでいる。このようなｐｎダイオード構造を介して電流が流れると、電子と正孔の再結合エネルギーによってエピ層内に積層欠陥が形成されることが知られている。積層欠陥の形成は、半導体装置のオン抵抗を増加させてしまう。

特許文献１は、順方向抵抗値が飽和するまでｐｎダイオード構造を介して通電し、通電前後の順方向抵抗値の変化度合いから積層欠陥の有無を検出する方法を開示する。

国際公開第２０１４／１４８２９４号

積層欠陥には複数の種類があり、例えば三角状欠陥、帯状欠陥、コ型欠陥が知られている。三角状欠陥は、エピ層内において比較的小さな面積で形成されるので、半導体装置のオン抵抗を増加させる影響は小さい。一方、帯状欠陥及びコ型欠陥は、エピ層内において比較的大きな面積で形成されるので、半導体装置のオン抵抗を増加させる影響は大きい。特に、帯状欠陥及びコ型欠陥は、エピ層内の位置によっては大面積化し、半導体装置のオン抵抗を大幅に増加させる可能がある。このため、帯状欠陥及びコ型欠陥が形成され得る製造プロセスは、改善する必要がある。

特許文献１の技術では、積層欠陥の有無については検出できるものの、積層欠陥の種類については特定することができない。本願明細書は、積層欠陥の種類を特定可能な技術を提供する。

本明細書は、半導体基板上に積層したエピ層内にｐｎダイオード構造を含む半導体装置を製造する方法を提供することができる。この製造方法は、前記エピ層内に形成される積層欠陥の種類を特定する特定工程を備えていてもよい。前記特定工程は、前記ｐｎダイオード構造を介して通電する第１ステップと、前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップと、前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップと、前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップと、を備えていてもよい。前記第１ステップと前記第３ステップの通電は、連続して実施されてもよい。即ち、前記第２ステップの測定は連続した通電中に実施され、前記第２ステップの測定前を前記第１ステップとし、前記第２ステップの測定後を前記第３ステップとしてもよい。

本明細書はまた、半導体基板上に積層したエピ層内にｐｎダイオード構造を含む半導体装置を検査する方法を提供することができる。この検査方法は、前記エピ層内に形成される積層欠陥の種類を特定する特定工程を備えていてもよい。前記特定工程は、前記ｐｎダイオード構造を介して通電する第１ステップと、前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップと、前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップと、前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップと、を備えていてもよい。前記第１ステップと前記第３ステップの通電は、連続して実施されてもよい。即ち、前記第２ステップの測定は連続した通電中に実施され、前記第２ステップの測定前を前記第１ステップとし、前記第２ステップの測定後を前記第３ステップとしてもよい。

上記半導体装置の製造方法及び検査方法では、前記第１ステップで通電を開始すると、前記エピ層内に前記積層欠陥の形成が始まる。前記積層欠陥の形成が開始してから拡張が停止するまでの時間は、前記積層欠陥の種類に応じて異なる。上記製造方法及び上記検査方法によると、前記第２ステップで測定された前記電気特性値と前記第４ステップで測定された前記電気特性値の間に優位な差があれば、前記第１ステップの通電では拡張が停止せず、前記第３ステップの通電でも拡張が継続する種類の前記積層欠陥が存在していることを特定することができる。このように、上記半導体装置の製造方法及び検査方法では、少なくとも一部の前記積層欠陥の種類を特定することが可能である。

本明細書が開示する半導体装置のアクティブ領域と終端領域の平面レイアウトを模式的に示す半導体層の平面図である。 本明細書が開示する半導体装置の半導体層の要部断面図を模式的に示しており、図１のII-II線に対応した断面図である。 本明細書が開示する半導体装置の半導体層に形成される積層欠陥を模式的に示す図である。 本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張が開始した直後の様子を模式的に示す図である。 本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張途中の様子を模式的に示す図である。 本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張が停止した後の様子を模式的に示す図である。 本明細書が開示する半導体装置のドリフト層内に形成された三角状欠陥を平面視したときの形状を模式的に示す図である。 本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときの、異なる電流密度における積層欠陥の拡張速度と半導体層の温度の関係を示す図である。 本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときの、通電時間とオン抵抗変動量の関係を示す図である。 図９の通電時間ｔ１における、半導体層に形成される積層欠陥を模式的に示す図である。 図９の通電時間ｔ２における、半導体層に形成される積層欠陥を模式的に示す図である。 図９の通電時間ｔ３における、半導体層に形成される積層欠陥を模式的に示す図である。 本明細書が開示する半導体装置の製造方法の一部のフローを示す図である。

（半導体装置１の構成）
図１に示されるように、半導体装置１は、半導体層１０を用いて構成された半導体チップである。半導体層１０は、その上面に直交する方向から見たときに（以下、「平面視したときに」という）、アクティブ領域１０Ａと、アクティブ領域１０Ａの周囲を一巡するように取り囲む終端領域１０Ｂと、を含んでいる。アクティブ領域１０Ａは、後述するように、半導体層１０内において電流が流れる領域であり、特定のデバイス構造が形成された領域である。終端領域１０Ｂは、半導体装置１の耐圧を確保するための領域であり、例えばガードリング構造又はリサーフ構造が形成された領域である。以下では、半導体層１０の厚み方向をｚ方向といい、半導体層１０の上面に平行な一方向をｘ方向といい、ｘ方向とｚ方向に対して直交する方向をｙ方向という。

図２に示されるように、半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子であり、半導体層１０と、半導体層１０の下面１０ｂを被覆するドレイン電極２２と、半導体層１０の上面１０ａを被覆するソース電極２４と、半導体層１０の上面１０ａから深部に向けて伸びるトレンチ内に設けられている複数のトレンチゲート３０と、を備えている。複数のトレンチゲート３０の各々は、半導体層１０を平面視したときに、ｙ方向に沿って伸びている。また、複数のトレンチゲート３０は、ｘ方向に沿って相互に間隔を置いて配置されており、ストライプ状のレイアアウトを有している。なお、複数のトレンチゲート３０のストライプ状のレイアウトは一例であり、他のレイアウトが採用されてもよい。

半導体層１０は、半導体基板１０２と、半導体基板１０２上に積層したエピ層１０４と、を有している。これら半導体基板１０２及びエピ層１０４は、特に限定されるものではないが、例えば４Ｈの炭化珪素（４Ｈ－ＳｉＣ）であってもよい。半導体層１０の上面１０ａ、即ち、エピ層１０４の上面１０ａの結晶面が（０００１）のＳｉ面に対して（１１－２０）方向にオフ角だけ傾斜している。オフ角は、特に限定されるものではないが、例えば４°であってもよい。半導体層１０は、ｎ⁺型のドレイン層１１と、ｎ^-型のドリフト層１２と、ｐ型のボディ層１３と、ｐ⁺型のボディコンタクト領域１４と、ｎ⁺型のソース領域１５と、を有している。

ドレイン層１１は、半導体層１０の下層部に設けられており、半導体層１０の下面１０ｂに露出する位置に配置されている。ドレイン層１１は、半導体基板１０２であり、エピ層１０４がエピタキシャル成長するための下地基板でもある。ドレイン層１１は、半導体層１０の下面１０ｂを被膜するドレイン電極２２にオーミック接触している。

ドリフト層１２は、ドレイン層１１とボディ層１３の間に設けられている。ドリフト層１２は、エピタキシャル成長技術を利用して、ドレイン層１１の表面から結晶成長して形成される。

ボディ層１３は、ドリフト層１２上に設けられており、半導体層１０の上層部に配置されている。ボディ層１３は、特に限定されるものではないが、例えばイオン注入技術を利用して、半導体層１０の上層部にｐ型不純物イオンを導入して形成されてもよい。このように、半導体装置１では、ｐ型のボディ層１３とｎ型のドリフト層１２で構成されるｐｎダイオード構造がエピ層１０４内に内蔵している。

ボディコンタクト領域１４は、ボディ層１３上に設けられており、半導体層１０の上層部に配置されており、半導体層１０の上面１０ａに露出する位置に配置されている。ボディコンタクト領域１４は、特に限定されるものではないが、例えばイオン注入技術を利用して、半導体層１０の上層部にｐ型不純物イオンを導入して形成されてもよい。ボディコンタクト領域１４は、半導体層１０の上面１０ａを被膜するソース電極２４にオーミック接触している。

ソース領域１５は、ボディ層１３上に設けられており、半導体層１０の上層部に配置されており、半導体層１０の上面１０ａに露出する位置に配置されている。ソース領域１５は、ボディ層１３によってドリフト層１２から隔てられている。ソース領域１５は、トレンチゲート３０の側面に接している。ソース領域１５は、イオン注入技術を利用して、半導体層１０の表層部に窒素又はリンを導入して形成される。ソース領域１５は、半導体層１０の上面１０ａを被膜するソース電極２４にオーミック接触している。

トレンチゲート３０は、半導体層１０の上層部に形成されているトレンチ内に充填されており、ソース領域１５とボディ層１３を貫通してドリフト層１２に達している。トレンチゲート３０は、ゲート絶縁膜３２と、ゲート絶縁膜３２を介して半導体層１０に対向するゲート電極３４と、を有している。

このように、半導体装置１は、縦型のＭＯＳＦＥＴとして構成されており、ゲート電極３４に印加する電圧によってドレイン電極２２からソース電極２４に流れる電流を制御するトランジスタ動作を実行することができる。また、半導体装置１は、ボディ層１３とドリフト層１２で構成されるｐｎダイオード構造を有しており、このｐｎダイオード構造を還流ダイオードとして動作させることができる。ｐｎダイオード構造が動作するモードでは、ソース電極２４がドレイン電極２２よりも正となる電圧がドレイン電極２２とソース電極２４の間に印加される。このとき、ボディ層１３からドリフト層１２内に正孔が注入され、ドレイン層１１からドリフト層１２内に電子が注入され、ソース電極２４からドレイン電極２２に電流が流れる。

（積層欠陥の形成と拡張）
半導体装置１に内蔵するｐｎダイオード構造を介して通電すると、ドリフト層１２に注入された正孔と電子の再結合エネルギーによってドリフト層１２内に積層欠陥が形成される。図３に、ｐｎダイオード構造を介して通電したときに形成される３種類の積層欠陥２，４，６を示す。積層欠陥２，４，６は、正孔と電子の再結合エネルギーによって形成されるため、半導体層１０のうちｐｎダイオード構造が存在するアクティブ領域１０Ａ内に形成される。図３には、三角状欠陥２と帯状欠陥４とコ型欠陥６の３種類の積層欠陥が示されている。

三角状欠陥２は、半導体基板１０２に存在する基底面転位（ＢＰＤ）又はエピ層１０４内に存在する基底面転位（ＢＰＤ）からドリフト層１２の厚みに対応した大きさまで拡張して形成される。帯状欠陥４は、半導体基板１０２に存在する基底面転位（ＢＰＤ）からステップフロー方向（この例では、（１１－２０）方向であり、ｘ方向である）に直交する方向（即ち、ｙ方向である）に沿ってアクティブ領域１０Ａの端部まで拡張して形成される。なお、帯状欠陥４が拡張する向きは、ｙ方向のいずれかの向きであり、図３の例ではｙ方向の図示下向きに延びた例が示されている。コ型欠陥６は、エピ層１０４内に存在するハーフループ転位からそのハーフループ内を拡張して形成される。

三角状欠陥２は、ドリフト層１２の厚みに対応した大きさで拡張が停止するため、その大きさは比較的小さい。一方、帯状欠陥４は、基底面転位（ＢＰＤ）の位置によってはアクティブ領域１０Ａの大部分を横断するように形成されるため、その大きさが大きくなる可能性がある。コ型欠陥６も、ハーフループ転位の大きさによっては大きく形成される可能性がある。このため、帯状欠陥４及びコ型欠陥６が形成される製造プロセスは、改善する必要がある。

（三角状欠陥の拡張推定時間）
図４～図６に、三角状欠陥２の拡張が開始してから停止するまでの三角状欠陥２の状態の変化を示す。図４は、三角状欠陥２の拡張が開始した直後の状態である。図５は、三角状欠陥２の拡張が進行している途中の状態である。図６は、三角状欠陥２の拡張が停止した後の状態である。図４～図６では、基底面である（０００１）面が露出して図示されている。基底面である（０００１）面は、オフ角θだけ半導体基板１０２の表面に対して傾斜している。

図４に示されるように、基底面転位（ＢＰＤ）が半導体基板１０２内に存在している。半導体装置１に内蔵するｐｎダイオード構造を介して通電すると、注入された正孔と電子の再結合エネルギーによって基底面転位（ＢＰＤ）がエピ層１０４の基底面内を延びるとともに、三角状欠陥２がエピ層１０４の基底面転位（ＢＰＤ）から基底面内を拡張する。エピ層１０４の基底面内を延びる基底面転位（ＢＰＤ）は、エピ層１０４を平面視したときに、ステップフロー方向（この例では、（１１－２０）方向であり、ｘ方向である）に平行である。４Ｈ－ＳｉＣを材料とするエピ層１０４では、三角状欠陥２は、エピ層１０４の基底面転位（ＢＰＤ）から６０°の範囲内に拡張する。図５に示されるように、通電時間の増加に伴って三角状欠陥２の拡張は継続する。図６に示されるように、三角状欠陥２は、基底面内をドリフト層１２の厚みＤｔに対応した大きさまで拡張して停止する。

図７に、半導体層１０を平面視したときの三角状欠陥２の形状を示す。三角状欠陥２は、半導体層１０を平面視したときに、直角三角形の形状となる。三角状欠陥２は、６０°の頂点である基底面転位（ＢＰＤ）の位置が起点であり、３０°の頂点が終点となるように拡張して形成される。本明細書では、半導体層１０を平面視したときの起点と終点の間の長さ、即ち、直角三角形の斜辺の長さを三角状欠陥２の拡張長さという。三角状欠陥２の拡張長さは、ドリフト層１２の長さをＤｔ、オフ角をθとすると、（Ｄｔ／ｔａｎθ）×２で表すことができる。

また、本明細書では、半導体層１０を平面視したときの起点と終点を結ぶ方向に沿った三角状欠陥２が拡張する速度を三角状欠陥２の拡張速度という。図８に示すように、三角状欠陥２の拡張速度は、ｐｎダイオード構造を介して通電するときの電流密度と半導体層１０の温度に依存する。電流密度が大きいほど拡張速度は大きく、半導体層１０の温度が高いほど拡張速度は大きい。このような拡張速度は、例えばフォトルミネッセンス法による観測を利用して、同一種類の半導体装置の試験サンプルから求めることができる。

三角状欠陥２の拡張が開始してから停止するまでの拡張推定時間は、三角状欠陥２の拡張長さを三角状欠陥２の拡張速度で除することで算出することができる。

（通電時間とオン抵抗値の変動）
図９に、半導体装置１のｐｎダイオード構造を介して通電したときの半導体装置１のオン抵抗の変動量を示す。ｐｎダイオード構造を介して通電すると、ドリフト層１２内に積層欠陥が形成され、半導体装置１のオン抵抗が増大する。ここで、半導体装置１のオン抵抗は、半導体装置１をトランジスタ動作させたときのオン電圧Ｖｄで代用される。半導体装置１のオン電圧に代えて、半導体装置１をダイオード動作させたときの順方向電圧を用いてもよい。いずれの電気的特性値も、積層欠陥の面積に依存してドリフト層１２の電気抵抗値が増加すると増加する電気的特性値である。これらに代えて、ドリフト層１２に形成される積層欠陥の面積に依存する他の電気的特性値を用いてもよい。

図９中の折れ線Ｌ１は、三角状欠陥２のみが形成される場合のオン抵抗の変動量を示す。図９中の折れ線Ｌ２は、三角状欠陥２と帯状欠陥４が形成される場合のオン抵抗の変動量を示す。なお、帯状欠陥４に代えてコ型欠陥６（図３参照）が形成される場合も同様である。また、折れ線Ｌ１と折れ線Ｌ２は、同数の三角状欠陥２が形成される場合を例示している。図１０～図１２は、三角状欠陥２と帯状欠陥４が形成される場合、即ち、折れ線Ｌ２の各時間ｔ１～ｔ３における積層欠陥の状態を示している。

通電時間ｔ１は、三角状欠陥２の拡張が開始してから停止するまでの時間である。折れ線Ｌ１に示すように、三角状欠陥２のみが形成される場合、半導体装置１のオン抵抗の増加は通電時間ｔ１で飽和する。なお、形成される三角状欠陥２の個数の多少によってオン抵抗の変動量が上下するが、三角状欠陥２のみが形成される場合、半導体装置１のオン抵抗の増加は通電時間ｔ１で飽和する。この通電時間ｔ１は、上記した拡張推定時間によって推定可能な時間である。

三角状欠陥２と帯状欠陥４が形成される場合、通電時間ｔ１では帯状欠陥４が拡張途中である（図１０参照）。折れ線Ｌ２に示すように、通電時間ｔ２では帯状欠陥４の拡張が継続しており（図１１参照）、半導体装置１のオン抵抗の増加も継続する。折れ線Ｌ２に示すように、通電時間ｔ３では帯状欠陥４の拡張がアクティブ領域１０Ａの端部にまで達することで停止し（図１２参照）、半導体装置１のオン抵抗の増加も飽和する。なお、帯状欠陥４が形成される位置及び拡張の向きによっては、オン抵抗の増加が飽和する通電時間が通電時間ｔ２よりも短い場合もあれば、長くなる場合もある。また、形成される帯状欠陥４の個数の多少によっても、オン抵抗の増加が飽和する通電時間が変動する。

上記したように、三角状欠陥２のみが形成される場合、半導体装置１のオン抵抗の増加は通電時間ｔ１で飽和し、その通電時間ｔ１は拡張推定時間によって推定可能な時間である。三角状欠陥２に加えて、三角状欠陥２以外の種類の積層欠陥、例えば帯状欠陥４及びコ型欠陥６が形成される場合、半導体装置１のオン抵抗の増加は通電時間ｔ１よりも長い通電時間で飽和する。

（半導体装置の製造方法）
上記で説明したように、半導体装置１のｐｎダイオード構造を介して通電したときに半導体装置１のオン抵抗の増加が飽和する通電時間は、積層欠陥の種類に依存する。特に、三角状欠陥２は、上記で説明した拡張推定時間でオン抵抗の増加が飽和すると推定される。この知見を利用することで、形成される積層欠陥の種類を特定することができる。

図１３に、半導体装置１の製造方法の一部のフローを示す。なお、この製造フローは、ドリフト層１２内の積層欠陥の種類を特定する特定工程であり、半導体装置１を製造する最終段階、例えば出荷前検査の段階で実施されてもよい。

まず、ステップＳ１において、半導体装置１のｐｎダイオード構造を介して通電する。このステップＳ１の通電時間は、拡張推定時間（図９の時間ｔ１に相当）に設定されている。

次に、ステップＳ２において、半導体装置１のオン抵抗を測定する。上記したように、半導体装置１のオン抵抗は、半導体装置１のオン電圧で代用される。ステップＳ２で測定されたオン電圧をＶｄ（ｔ１）とする。

次に、ステップＳ３において、半導体装置１のｐｎダイオード構造を介して通電する。このステップＳ３の通電時間は、帯状欠陥及びコ型欠陥が形成されるとした場合に、帯状欠陥及びコ型欠陥が十分に拡張した時間（例えば、図９の時間ｔ２以降に相当）に設定されている。

次に、ステップＳ４において、半導体装置１のオン抵抗を測定する。ステップＳ４で測定されたオン電圧をＶｄ（ｔ２）とする。

次に、ステップＳ５において、ステップＳ４で測定されたオン電圧Ｖｄ（ｔ２）がステップＳ２で測定されたオン電圧Ｖｄ（ｔ１）よりも大きいか否かを判定する。Ｖｄ（ｔ２）がＶｄ（ｔ１）よりも大きくない場合、半導体装置１のオン抵抗は時間ｔ１で飽和していることから、三角状欠陥のみが形成されたと判定する（ステップＳ６）。一方、Ｖｄ（ｔ２）がＶｄ（ｔ１）よりも大きい場合、半導体装置１のオン抵抗は時間ｔ１以降も増加しており、三角状欠陥以外の種類の積層欠陥、例えば帯状欠陥とコ型欠陥の少なくともいずれか一方の拡張が継続していることから、帯状欠陥とコ型欠陥の少なくともいずれか一方が形成されていると判定する。なお、時間ｔ１で三角状欠陥の拡張が完全に停止していない場合を考慮し、ステップＳ５の判定をＶｄ（ｔ２）とＶｄ（ｔ１）の差分がマージン電圧よりも大きいか否かとしてもよい。このように、図１３の製造方法によれば、三角状欠陥以外の種類の積層欠陥の有無を特定することができ、製造プロセスの改善にフィードバックすることができる。上記では、三角状欠陥以外の種類の積層欠陥として帯状欠陥及びコ型欠陥を例示したが、ここでいう三角状欠陥以外の種類の積層欠陥には、時間ｔ１で欠陥拡張が飽和しない様々な種類の積層欠陥が含まれる。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

（特徴１）
半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の製造方法であって、
前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
前記特定工程は、
前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備える、半導体装置の製造方法。

（特徴２）
前記第１ステップの通電時間は、前記エピ層内に形成される前記積層欠陥のうち三角状欠陥（２）の拡張が開始してから停止したと推定されるまでの拡張推定時間に設定される、特徴１に記載の半導体装置の製造方法。

（特徴３）
前記エピ層は、ｎ型のドリフト層（１２）と、ｐ型のボディ層（１３）と、を有しており、
前記拡張推定時間は、前記エピ層のオフ角（θ）と前記ドリフト層の厚み（Ｄｔ）から算出される前記三角状欠陥の拡張長さを前記積層欠陥の拡張速度で除して算出される、特徴２に記載の半導体装置の製造方法。

（特徴４）
前記積層欠陥の前記拡張速度は、通電時の電流密度と前記エピ層の温度に基づいて設定される、特徴３に記載の半導体装置の製造方法。

（特徴５）
前記半導体基板が炭化珪素である、特徴１～４のいずれか一つに記載の半導体装置の製造方法。

（特徴６）
半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の検査方法であって、
前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
前記特定工程は、
前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備える、半導体装置の検査方法。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置、 ２：三角状欠陥、 ４：帯状欠陥、 ６：コ型欠陥、 １０：半導体層、 １１：ドレイン層、 １２：ドリフト層、 １３：ボディ層、 １４：ボディコンタクト領域、 １５：ソース領域、 ２２：ドレイン電極、 ２４：ソース電極、 ３０：トレンチゲート、 １０２：半導体基板、 １０４：エピ層

Claims (5)

1. 半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の製造方法であって、
   前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
   前記特定工程は、
   前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
   前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
   前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
   前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備え、
   前記第１ステップの通電時間は、前記エピ層内に形成される前記積層欠陥のうち三角状欠陥（２）の拡張が開始してから停止したと推定されるまでの拡張推定時間に設定される、半導体装置の製造方法。
2. 前記エピ層は、ｎ型のドリフト層（１２）と、ｐ型のボディ層（１３）と、を有しており、
   前記拡張推定時間は、前記エピ層のオフ角（θ）と前記ドリフト層の厚み（Ｄｔ）から算出される前記三角状欠陥の拡張長さを前記積層欠陥の拡張速度で除して算出される、請求項１に記載の半導体装置の製造方法。
3. 前記積層欠陥の前記拡張速度は、通電時の電流密度と前記エピ層の温度に基づいて設定される、請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板が炭化珪素である、請求項１～３のいずれか一項に記載の半導体装置の製造方法。
5. 半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の検査方法であって、
   前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
   前記特定工程は、
   前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
   前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
   前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
   前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備え、
   前記第１ステップの通電時間は、前記エピ層内に形成される前記積層欠陥のうち三角状欠陥（２）の拡張が開始してから停止したと推定されるまでの拡張推定時間に設定される、半導体装置の検査方法。