JP2022016168A - 半導体装置の製造方法、半導体装置の検査方法および半導体検査装置 - Google Patents

Abstract

【課題】炭化珪素を半導体材料として用いた半導体装置の歩留まりを向上させることができる半導体装置の製造方法、半導体装置の検査方法および半導体検査装置を提供すること。【解決手段】ＳｉＣ－ＭＯＳＦＥＴのＭＯＳゲート構造および層間絶縁膜１０のみが形成された半導体ウェハ２４に光４０を照射して積層欠陥を成長させる。このとき、光４０の照射後に製品仕様範囲内で加わる電気的ストレスおよび熱ストレスにより積層欠陥の成長が促進されない状態まで、積層欠陥の成長を完全に促進させる。次に、フォトルミネッセンス法によりＳｉＣの発光特性をスキャニングして積層欠陥を検出する。次に、半導体ウェハ２４の両主面に、ＳｉＣ－ＭＯＳＦＥＴの表面電極を形成する。次に、半導体ウェハ２４をダイシングして半導体チップ２４ａにする。その後の信頼性評価試験で所定の電気的特性が得られれば、積層欠陥２７が検出された半導体チップ２４ａも良品となる。【選択図】図７

Description

この発明は、半導体装置の製造方法、半導体装置の検査方法および半導体検査装置に関する。

炭化珪素（ＳｉＣ）は、高い絶縁破壊電界強度を有しており、低損失なパワーデバイスに最適な半導体材料として近年注目されている。また、ＳｉＣを半導体材料として用いた半導体チップ（半導体基板）の表面には熱酸化により酸化シリコン（ＳｉＯ₂）膜を形成することができるため、ＳｉＯ₂膜を用いたパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）の開発が進められている。

ＳｉＣを半導体材料として用いたＳｉＣ－ＭＯＳＦＥＴの製造方法について説明する。図１４は、従来のＳｉＣ－ＭＯＳＦＥＴの製造方法の概要を示すフローチャートである。図１５，１６は、従来のＳｉＣ－ＭＯＳＦＥＴの構造の一例を示す断面図である。図１５，１６には、それぞれ、プレーナゲート構造およびトレンチゲート構造の縦型のＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａを示す。半導体チップ１２４ａ上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体チップ１２４ａに形成したトレンチ１０７ａ内にＭＯＳゲートを埋め込んだトレンチゲート構造と、は対応する各部が同じ機能を有するため、図１５，１６には同じ機能を有する各部に同じ符号を付している。

図１５に示すプレーナゲート構造のＳｉＣ－ＭＯＳＦＥＴ１２０を作製（製造）するにあたって、まず、ＳｉＣを半導体材料として用いたｎ⁺型出発ウェハ（下地ウェハ）１２１上に、ｎ^-型ドリフト領域１０２となるｎ^-型エピタキシャル層（ＳｉＣ層）１２２をエピタキシャル成長させる（ステップＳ１０１）。ｎ⁺型出発ウェハ１２１は、ｎ⁺型ドレイン領域１０１となる。次に、イオン注入により、ｎ^-型エピタキシャル層１２２の表面領域にｐ型低濃度領域１０３を選択的に形成する（ステップＳ１０２）。次に、ｎ^-型エピタキシャル層１２２の表面上に、ｐ型ベース領域１０４となるｐ型エピタキシャル層（ＳｉＣ層）１２３をエピタキシャル成長させる（ステップＳ１０３）。

ここまでの工程で、ｎ⁺型出発ウェハ１２１上にｎ^-型エピタキシャル層１２２およびｐ型エピタキシャル層１２３を順に積層した半導体ウェハ１２４が作製される。次に、異なる条件でイオン注入を繰り返し行い、ｐ型エピタキシャル層１２３の内部に残りの拡散領域をそれぞれ選択的に形成する（ステップＳ１０４）。ｐ型エピタキシャル層１２３の、ステップＳ１０４の処理で形成される拡散領域を除く部分がｐ型ベース領域１０４となる。ステップＳ１０４の処理で形成される拡散領域は、ｎ⁺型ソース領域１０５となるｎ⁺型領域と、ｐ⁺⁺型コンタクト領域１０６となるｐ⁺⁺型領域と、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域１０７となるｎ型領域と、である。

次に、半導体ウェハ１２４の内部にイオン注入した不純物を活性化させる熱処理を行う（ステップＳ１０５）。次に、一般的な方法により、半導体ウェハ１２４のおもて面（ｐ型エピタキシャル層１２３側の主面）上に、ゲート絶縁膜１０８、ゲート電極１０９および層間絶縁膜１１０を形成する（ステップＳ１０６）。次に、層間絶縁膜１１０のコンタクトホール１１０ａにおいてｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６に電気的に接続されたおもて面電極１１１，１１２を形成する（ステップＳ１０７）。おもて面電極１１１，１１２は、それぞれオーミック電極および電極配線層であり、ソース電極として機能する。

次に、半導体ウェハ１２４のおもて面に、パッシベーション膜１１４となるポリイミド膜を形成し硬化（キュア）する（ステップＳ１０８）。次に、半導体ウェハ１２４の裏面（ｎ⁺型出発ウェハ１２１側の主面）に、裏面電極１１５を形成する（ステップＳ１０９）。その後、半導体ウェハ１２４をダイシング（切断）して個々の半導体チップ１２４ａ状に個片化することで、ＳｉＣ－ＭＯＳＦＥＴ１２０が完成する。上述した従来の半導体装置の製造方法のステップＳ１０２，Ｓ１０４，Ｓ１０６の処理において、トレンチゲート構造となるように各部を形成することで、図１６に示すトレンチゲート構造の縦型のＳｉＣ－ＭＯＳＦＥＴ１２０ａが作製される。

具体的には、トレンチゲート構造のＳｉＣ－ＭＯＳＦＥＴ１２０ａを作製するには、上述した従来の半導体装置の製造方法（図１４参照）において、ステップＳ２の処理で、ｎ^-型エピタキシャル層１２２の表面よりも深い位置にｐ型低濃度領域１０３ａを形成する。ステップＳ１０４の処理で、ｐ型エピタキシャル層１２３の表面領域に、ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６のみを形成する。そして、ステップＳ１０６の処理で、ｎ⁺型ソース領域１０５およびｐ型ベース領域１０４を貫通してｐ型低濃度領域１０３ａに達するトレンチ１０７ａを形成し、トレンチ１０７ａ内部にゲート絶縁膜１０８を介してゲート電極１０９を形成すればよい。

このようなＳｉＣ－ＭＯＳＦＥＴ１２０には、駆動時にｐ型ベース領域１０４およびｐ型低濃度領域１０３とｎ^-型ドリフト領域１０２とのｐｎ接合による寄生ダイオード（ボディダイオード）１３０が形成される。ＳｉＣ－ＭＯＳＦＥＴ１２０ａには、駆動時にｐ型ベース領域１０４とｎ^-型ドリフト領域１０２とのｐｎ接合によるボディダイオード１３０ａが形成される。ボディダイオード１３０，１３０ａに電流が流れると、ｎ⁺型出発基板１２１ａの内部の基底面転位やｎ⁺型出発基板１２１ａとｎ^-型エピタキシャル層１２２との界面の基底面転位でホールと電子との再結合が起こり、基底面転位を起点としてｎ^-型エピタキシャル層１２２中に積層欠陥（不図示）が成長する。

ｎ^-型エピタキシャル層１２２に積層欠陥が成長すると、ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａのオン抵抗が増大することが報告されている。ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａのオン抵抗の増大は、ボディダイオード１３０，１３０ａの順方向電圧Ｖｆの増大としてもあらわれる。図１７は、従来のＳｉＣ－ＭＯＳＦＥＴのボディダイオードのダイオード特性を示す特性図である。図１７には、ボディダイオード１３０，１３０ａの通電前のダイオード特性（実線）および通電後のダイオード特性（破線）を示す。図１７に示すように、ボディダイオード１３０，１３０ａの順方向電圧Ｖｆは、通電前と比べて、通電後に上昇していることがわかる。

上述したように、ボディダイオード１３０，１３０ａの順方向特性の劣化は、ボディダイオード１３０，１３０ａの通電により積層欠陥が成長することで生じる。例えば、ボディダイオード１３０，１３０ａに電流密度１００Ａ／ｃｍ²以上の順方向電流Ｉｆが１時間以上流れると、基底面転位から積層欠陥が成長することが知られている。このようにボディダイオード１３０，１３０ａの順方向電圧Ｖｆが上昇すると、ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａのオン抵抗も増大する。積層欠陥が検出された半導体チップ１２４ａは、製品出荷後にボディダイオード１３０，１３０ａの通電による積層欠陥の成長促進により電気的特性が劣化する虞があるため、不良品とし除去する。

積層欠陥を検出する方法として、半導体ウェハへの紫外光の照射により炭化珪素エピタキシャル層に積層欠陥を成長させた後に、フォトルミネッセンス（ＰＬ：ＰｈｏｔｏＬｕｍｉｎｅｓｃｅｎｃｅ）法によりＳｉＣの発光特性をスキャニングして積層欠陥の位置や大きさを検出する方法が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１，２では、紫外光の照射により、ｐｎ接合ダイオードに順方向電流を長時間通電したときに発生する積層欠陥と同様の積層欠陥を炭化珪素エピタキシャル層に成長させて、当該積層欠陥をＰＬ法により検出し、半導体ウェハ面内における積層欠陥の位置情報に基づいて半導体チップの良品・不良品を判別している。

また、炭化珪素の四層周期六方晶（４Ｈ－ＳｉＣ）を半導体材料として用いた４Ｈ－ＳｉＣバイポーラデバイスのショックレー型積層欠陥（ＳＳＦ：Ｓｈｏｃｋｌｅｙ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）の拡大および収縮が温度に依存し、４Ｈ－ＳｉＣバイポーラデバイスのＳＳＦの拡大に伴う順方向電圧の増加が電気的ストレスによって飽和し、この飽和時の順方向電圧値が熱ストレスに反比例することが開示されている（例えば、下記非特許文献１参照。）。下記非特許文献１には、光照射時に４Ｈ－ＳｉＣバイポーラデバイスの温度が４００℃以上であると、４Ｈ－ＳｉＣバイポーラデバイス内の積層欠陥が収縮することが報告されている。

特開２０１４－０２２５０３号公報 特開２００９－０８８５４７号公報

ジェイ・ディ・コールドウェル（Ｊ．Ｄ．Ｃａｌｄｗｅｌｌ）、外３名、インフルエンス オブ テンパーチャー オン ショックレー スタッキング フォルト エクスパンション アンド コントレーション イン ＳｉＣ ＰｉＮ ダイオーズ（Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｔｅｍｐｅｒａｔｕｒｅ ｏｎ Ｓｈｏｃｋｌｅｙ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ Ｅｘｐａｎｓｉｏｎ ａｎｄ Ｃｏｎｔｒａｔｉｏｎ ｉｎ ＳｉＣ ＰｉＮ Ｄｉｏｄｅｓ）、ジャーナル オブ エレクトロニック マテリアルズ（Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ）、ザ ミネラルズ メタルズ ＆ マテリアルズ ソサエティ（Ｔｈｅ Ｍｉｎｅｒａｌｓ， Ｍｅｔａｌｓ ＆ Ｍａｔｅｒｉａｌｓ Ｓｏｃｉｅｔｙ：ＴＭＳ）、２００８年、第３７巻、第５号、ｐ．６９９－７０５

従来の半導体装置の製造方法では、製品（ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａが作製された半導体チップ１２４ａ）の電気的特性を評価する信頼性評価試験において、ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａのボディダイオード１３０，１３０ａを通電し、積層欠陥が検出された半導体チップ１２４ａを不良品とし除去している。しかしながら、ＳｉＣ－ＭＯＳＦＥＴ１２０，１２０ａのボディダイオード１３０，１３０ａを通電してｎ^-型エピタキシャル層１２２に積層欠陥を成長させるには、ボディダイオード１３０，１３０ａに１００Ａ／ｃｍ²～３００Ａ／ｃｍ²程度の電流密度の順方向電流Ｉｆを１時間程度流す必要があり、かつ半導体チップ１２４ａに大電流を流すための設備が必要になる。

ボディダイオード１３０，１３０ａに１００Ａ／ｃｍ²～３００Ａ／ｃｍ²程度の電流密度の順方向電流Ｉｆを５分間程度流すことで積層欠陥が発生するが、この程度に短時間でボディダイオード１３０，１３０ａに順方向電圧Ｖｆを流しただけでは、電気的特性の変動（ボディダイオード１３０，１３０ａの順方向電圧Ｖｆの上昇や、ＳｉＣ－ＭＯＳＦＥＴ１２０、１２０ａのオン抵抗の増大）が小さく、信頼性評価試験における半導体チップ１２４ａの電気的特性の測定で積層欠陥を検出することができない。このため、半導体チップ１２４ａの電気的特性の変動から積層欠陥を検出可能な程度に積層欠陥が成長する長時間の条件でボディダイオード１３０，１３０ａに順方向電流Ｉｆを流す必要がある。

上記特許文献１，２では、半導体ウェハへの紫外光照射により積層欠陥を成長させることで、半導体ウェハ内のｐｎ接合ダイオードの電気的特性を変動させる程度に当該ｐｎ接合ダイオードに順方向電流を流して積層欠陥を成長させる場合に生じるコスト増大（大電流を流すための設備投資）や試験時間（ｐｎ接合ダイオードの通電時間）増大を回避している。しかしながら、現状では、半導体ウェハ内の積層欠陥成長の起点となる結晶転位をなくすことができず、ｐｎ接合ダイオードの通電により結晶転位から必ず積層欠陥が成長してしまう。このため、信頼性評価試験において積層欠陥が検出された半導体チップを不良品とし除去しているが、歩留まりが悪くなるという問題がある。

この発明は、上述した従来技術による課題を解消するため、炭化珪素を半導体材料として用いた半導体装置の歩留まりを向上させることができる半導体装置の製造方法、半導体装置の検査方法および半導体検査装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなる半導体ウェハを用いた半導体装置の製造方法であって、次の特徴を有する。前記半導体ウェハの内部に所定導電型の１つ以上の半導体領域を形成して、前記半導体ウェハの内部に少なくともｐｎ接合を形成する第１工程を行う。次に、前記半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させる第２工程を行う。次に、前記半導体ウェハの両主面にそれぞれ、前記ｐｎ接合で形成されるダイオードに対して順方向の接続となる表面電極を形成する第３工程を行う。前記第２工程では、前記第２工程の後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態になるまで前記積層欠陥の成長を促進させる。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、１００℃以上４００℃未満の温度に加熱した前記半導体ウェハに前記光を照射することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、１５０℃以上２５０℃以下の温度に加熱した前記半導体ウェハに前記光を照射することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記光の波長を２５０ｎｍ以上４５０ｎｍ以下にすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記光の照射強度を３０Ｗ／ｃｍ²以上１００Ｗ／ｃｍ²以下とすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記光の照射強度を５０Ｗ／ｃｍ²以上にすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記エピタキシャル層の内部に第１導電型ドリフト領域を形成する工程を行う。前記エピタキシャル層の内部において前記半導体ウェハの前記エピタキシャル層側の第１主面と前記第１導電型ドリフト領域との間に第２導電型ベース領域を形成し、前記第２導電型ベース領域と前記第１導電型ドリフト領域とで前記ｐｎ接合を形成する工程を行う。前記エピタキシャル層の内部に第１導電型不純物を導入して、前記半導体ウェハの前記第１主面と前記第２導電型ベース領域との間に第１導電型領域を形成する工程を行う。熱処理により前記第１導電型不純物を活性化させる工程を行う。

前記第１工程の後、前記第２工程の前に、前記第２導電型ベース領域の、前記第１導電型領域と前記第１導電型ドリフト領域との間の領域に接してゲート絶縁膜を形成する工程を行う。前記ゲート絶縁膜を挟んで前記第２導電型ベース領域の反対側にゲート電極を形成する工程を行う。前記半導体ウェハの前記第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する工程を行う。前記層間絶縁膜を選択的に除去して、前記第２導電型ベース領域および前記第１導電型領域が露出するコンタクトホールを形成する工程を行う。前記第２工程では、前記コンタクトホールから前記半導体ウェハに前記光を照射することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記エピタキシャル層の内部に所定導電型の不純物を導入して１つ以上の前記半導体領域を形成する工程を行う。熱処理により前記不純物を活性化させる第５工程を行う。前記第２工程では、前記半導体ウェハの前記エピタキシャル層側の第１主面の全面に前記光を照射することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記エピタキシャル層の内部に所定導電型の不純物を導入して１つ以上の前記半導体領域を形成する工程を行う。熱処理により前記不純物を活性化させる第５工程を行う。前記第２工程では、前記半導体ウェハの前記エピタキシャル層側の第１主面の、前記表面電極の形成領域のみに前記光を照射することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記エピタキシャル層の内部に第１導電型ドリフト領域を形成する工程を行う。前記エピタキシャル層の内部において前記半導体ウェハの前記第１主面と前記第１導電型ドリフト領域との間に第２導電型ベース領域を形成し、前記第２導電型ベース領域と前記第１導電型ドリフト領域とで前記ｐｎ接合を形成する工程を行う。前記エピタキシャル層の内部に第１導電型の前記不純物を導入して、前記半導体ウェハの前記第１主面と前記第２導電型ベース領域との間に第１導電型領域を形成する工程を行う。前記第２工程の後、前記第３工程の前に、前記第２導電型ベース領域の、前記第１導電型領域と前記第１導電型ドリフト領域との間の領域に接してゲート絶縁膜を形成する工程を行う。前記ゲート絶縁膜を挟んで前記第２導電型ベース領域の反対側にゲート電極を形成する工程を行う。前記半導体ウェハの前記第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する工程を行うことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記ゲート電極、前記ゲート絶縁膜および前記エピタキシャル層の３層構造からなる絶縁ゲート構造の仕様範囲内で前記第２工程の後に加わる前記電気的ストレスおよび前記熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程の後、前記第３工程の前に、前記ダイオードを順方向に通電して発光させて前記積層欠陥を観測する第４工程をさらに含むことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の検査方法は、次の特徴を有する。炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなり、かつ内部に少なくともｐｎ接合を有する半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させる第１工程を行う。前記ｐｎ接合で形成されるダイオードを順方向に通電して発光させて前記積層欠陥を観測する第２工程を行う。前記第１工程では、前記第１工程の後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させる。前記第２工程では、前記出発ウェハのダイシング後に半導体チップとなるチップ領域ごとに前記積層欠陥の位置および大きさを記憶する。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体検査装置は、ステージ、照射手段、検出手段および記憶手段を備え、次の特徴を有する。半導体ウェハは、炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなり、かつ内部に少なくともｐｎ接合を有する。前記ステージは、前記半導体ウェハを、前記出発ウェハ側の第２主面に接触して保持する。前記照射手段は、前記エピタキシャル層側の第１主面から前記半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させ、かつ当該光の照射後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させる。前記検出手段は、前記ｐｎ接合で形成されるダイオードを順方向に通電して発光させて前記積層欠陥を検出する。前記記憶手段は、前記出発ウェハのダイシング後に半導体チップとなるチップ領域ごとに前記積層欠陥の位置および大きさを記憶する。

上述した発明によれば、半導体装置の駆動時にダイオードが通電しても積層欠陥が再成長しないため、半導体装置の電気的特性が劣化しない。したがって、積層欠陥が検出された半導体チップも、半導体装置の所定の電気的特性を有していれば、良品とすることができる。

本発明にかかる半導体装置の製造方法、半導体装置の検査方法および半導体検査装置によれば、炭化珪素を半導体材料として用いた半導体装置の歩留まりを向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置が製造された半導体ウェハをおもて面側から見た状態を示す平面図である。 実施の形態１にかかる半導体装置が製造された半導体チップをおもて面側から見た状態を示す平面図である。 実施の形態１にかかる半導体装置が製造された半導体チップをおもて面側から見た状態を示す平面図である。 図２の半導体チップに製造された半導体装置の一例を示す断面図である。 図２の半導体チップに製造された半導体装置の一例を示す断面図である。 実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 従来のＳｉＣ－ＭＯＳＦＥＴの製造方法の概要を示すフローチャートである。 従来のＳｉＣ－ＭＯＳＦＥＴの構造の一例を示す断面図である。 従来のＳｉＣ－ＭＯＳＦＥＴの構造の一例を示す断面図である。 従来のＳｉＣ－ＭＯＳＦＥＴのボディダイオードのダイオード特性を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法、半導体装置の検査方法および半導体検査装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について説明する。図１は、実施の形態１にかかる半導体装置が製造された半導体ウェハをおもて面（第１主面）側から見た状態を示す平面図である。図２，３は、実施の形態１にかかる半導体装置が製造された半導体チップをおもて面側から見た状態を示す平面図である。図２には、半導体チップ２４ａに検出された積層欠陥２７の状態を模式的に示す。図３には、実施の形態１にかかる半導体装置の電極パッド（ソースパッド（表面電極）１２およびゲートパッド１３）のレイアウトを示す。

図４，５は、図２の半導体チップに製造された半導体装置の一例を示す断面図である。図４，５には、それぞれ、プレーナゲート構造およびトレンチゲート構造の縦型のＳｉＣ－ＭＯＳＦＥＴ２０，２０ａを示す。半導体チップ２４ａ上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体チップ２４ａに形成したトレンチ７ａ内にＭＯＳゲートを埋め込んだトレンチゲート構造と、は対応する各部が同じ機能を有するため、図４，５には同じ機能を有する各部に同じ符号を付している。

図４，５には、活性領域３１に配置される単位セル（素子の機能単位）の１つを示す。図６は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図７，８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９，１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。図７，８には、それぞれ図６のステップＳ７の処理時のＳｉＣ－ＭＯＳＦＥＴ２０，２０ａの状態を示す。図９，１０にはそれぞれ図６のステップＳ７，Ｓ８の状態を示す。

実施の形態１にかかる半導体装置は、ＳｉＣ－ＭＯＳＦＥＴ２０，２０ａ（図４，５参照）であり、後述する実施の形態１にかかる半導体装置の製造方法（図６～１０参照）により、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体ウェハ２４の中央部の各チップ領域２５（図１参照）に作製（製造）される。チップ領域２５とは、半導体ウェハ２４のダイシング（切断）により個片化されて個々の半導体チップ２４ａ（図２，３参照）となる部分であり、例えば略矩形状の平面形状を有する。

半導体ウェハ２４の複数のチップ領域２５は、例えばマトリクス状に配置され、チップ領域２５の周囲を格子状に囲むダイシングライン２６に沿って半導体ウェハ２４が切断されることで個片化される。半導体ウェハ２４の複数のチップ領域２５には、後述する実施の形態１にかかる半導体装置の製造方法のステップＳ７の処理により内部に積層欠陥２７（図２参照）が帯状（符号２７ａで示す）や三角形状（符号２７ｂで示す）に成長したチップ領域２５ａ（図１のハッチング部分）も存在する。

積層欠陥２７は、ステップＳ７の処理により完全に成長しきっている。このため、ステップＳ７の処理後に製品（ＳｉＣ－ＭＯＳＦＥＴ２０，２０ａが作製された半導体チップ２４ａ）仕様範囲内で加わる電気的ストレス（電圧や電流）および熱ストレス（気温や接合温度）によりＳｉＣ－ＭＯＳＦＥＴ２０，２０ａのボディダイオード３０，３０ａに順方向電流Ｉｆが流れたとしても、積層欠陥２７は再成長しない。ステップＳ７の処理後とは、少なくともステップＳ７の処理後の残りの工程時を含み、更に製品駆動時も含むのがよい。

積層欠陥２７が検出された半導体チップ２４ａも所定の電気的特性を有していれば、良品となる。積層欠陥２７は、互いに隣り合うチップ領域２５間に跨っていてもよい。ＳｉＣ－ＭＯＳＦＥＴ２０のボディダイオード３０は、ｐ型ベース領域（第２導電型ベース領域）４およびｐ型低濃度領域３とｎ^-型ドリフト領域（第１導電型ドリフト領域）２とのｐｎ接合で形成される寄生ダイオードである。ＳｉＣ－ＭＯＳＦＥＴ２０ａのボディダイオード３０ａは、ｐ型ベース領域４とｎ^-型ドリフト領域２とのｐｎ接合で形成される寄生ダイオードである。

上述したように、半導体チップ２４ａは、半導体ウェハ２４のチップ領域２５をダイシングにより個片化したものであり、チップ領域２５と同じ大きさの略矩形状の平面形状を有する。図２，３に示すように、半導体チップ２４ａの中央部に活性領域３１が配置され、活性領域３１と半導体チップ２４ａの端部との間にエッジ終端領域３２が配置される。活性領域３１は、実施の形態１にかかる半導体装置がオン状態のときに電流が流れる領域であり、実施の形態１にかかる半導体装置の単位セルが配置される。

活性領域３１において、半導体チップ２４ａのおもて面上には、ソースパッド１２およびゲートパッド１３が互いに離れて設けられている。ソースパッド１２は、活性領域３１のほぼ全体に設けられ、例えば一部が内側に凹んだ略矩形状の平面形状を有する。ゲートパッド１３は、例えば、ソースパッド１２の凹部に配置され、ソースパッド１２に３辺を囲まれた略矩形状の平面形状を有する。ソースパッド１２およびゲートパッド１３は、例えば、アルミニウム（Ａｌ）膜またはアルミニウム合金膜である。

ソースパッド１２およびゲートパッド１３は、半導体チップ２４ａのおもて面上に設けられた後述するパッシベーション膜１４（図４，５参照）に覆われている。ソースパッド１２およびゲートパッド１３は、それぞれ一部がパッシベーション膜１４の開口部１４ａ，１４ｂ（破線で囲む部分）に露出されている。ソースパッド１２およびゲートパッド１３の、パッシベーション膜１４の開口部１４ａ，１４ｂにそれぞれ露出する部分には、それぞれ端子ピンやリード等の金属配線（不図示）が電気的に接続される。

エッジ終端領域３２は、活性領域３１の周囲を囲み、半導体チップ２４ａのおもて面側の電界を緩和し耐圧を保持する領域である。エッジ終端領域３２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）などの耐圧構造が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

図４，５に示すように、半導体チップ２４ａは、ＳｉＣを半導体材料として用いたｎ⁺型出発基板（下地基板）２１ａのおもて面上にｎ^-型ドリフト領域２となるｎ^-型エピタキシャル層２２およびｐ型ベース領域４となるｐ型エピタキシャル層２３を積層したエピタキシャル基板である。ｎ⁺型出発基板２１ａは、ｎ⁺型ドレイン領域１となる。半導体チップ２４ａのｐ型エピタキシャル層２３側の主面をおもて面（第１主面）とし、ｎ⁺型出発基板２１ａ側の主面（ｎ⁺型出発基板２１ａの裏面）を裏面（第２主面）とする。

実施の形態１にかかる半導体装置がプレーナゲート構造のＳｉＣ－ＭＯＳＦＥＴ２０である場合の断面構造について、図４を参照して説明する。プレーナゲート構造は、半導体チップ２４ａのおもて面上に平板状にＭＯＳゲートが配置され、半導体チップ２４ａのおもて面に沿ってチャネル（ｎ型の反転層）が形成される。半導体チップ２４ａのおもて面は、例えば（０００－１）面、いわゆるＣ面が用いられたが、（０００１）面、いわゆるＳｉ面であってもよいし、（１１－２０）面や（０３－３８）面であってもよい。

ＳｉＣ－ＭＯＳＦＥＴ２０の各単位セルは、それぞれ、ｐ型ベース領域４、ｎ⁺型ソース領域（第１導電型領域）５、ｐ⁺⁺型コンタクト領域６、ＪＦＥＴ領域７、ゲート絶縁膜８およびゲート電極９で構成されたプレーナゲート構造を有する。ｎ^-型エピタキシャル層２２の内部に、ｐ型低濃度領域３が選択的に設けられている。ｐ型低濃度領域３は、深さ方向（縦方向）にｐ型ベース領域４に隣接する。ｐ型低濃度領域３は、イオン注入により形成された、ｐ型ベース領域４よりも低不純物濃度の拡散領域である。

ｎ^-型エピタキシャル層２２の、ｐ型低濃度領域３を除く部分がｎ^-型ドリフト領域２である。ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびＪＦＥＴ領域７は、それぞれイオン注入によりｐ型エピタキシャル層２３に選択的に形成された拡散領域である。ｐ型エピタキシャル層２３の、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびＪＦＥＴ領域７を除く部分がｐ型ベース領域４である。ｎ⁺型ソース領域５は、半導体チップ２４ａのおもて面の表面領域に選択的に設けられている。

ｎ⁺型ソース領域５は、深さ方向にｐ型ベース領域４を介してｐ型低濃度領域３に対向する。ｐ⁺⁺型コンタクト領域６は、深さ方向にｐ型エピタキシャル層２３を貫通してｐ型低濃度領域３に達する。ｐ⁺⁺型コンタクト領域６は、ｎ⁺型ソース領域５よりもゲート電極９から離れて配置されている。ＪＦＥＴ領域７は、ゲート電極９の直下において深さ方向にｐ型エピタキシャル層２３を貫通して、ｎ^-型ドリフト領域２の、半導体チップ２４ａのおもて面に平行な方向（横方向）に隣り合うｐ型低濃度領域３間の部分に達する。

ＪＦＥＴ領域７は、半導体チップ２４ａのおもて面に平行な方向にｐ型ベース領域４を介してｎ⁺型ソース領域５に対向する。ゲート絶縁膜８は、半導体チップ２４ａのおもて面において、ＪＦＥＴ領域７、ｐ型ベース領域４およびｎ⁺型ソース領域５の表面にわたって設けられている。ゲート電極９は、半導体チップ２４ａのおもて面にゲート絶縁膜８を介して設けられてＭＯＳゲートを構成する。すべてのゲート電極９は、ゲートパッド１３（図２，３参照）に電気的に接続されている。

層間絶縁膜１０は、半導体チップ２４ａのおもて面に設けられ、ゲート電極９を覆う。深さ方向に層間絶縁膜１０を貫通して半導体チップ２４ａに達するコンタクトホール１０ａが設けられている。コンタクトホール１０ａには、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が露出されている。ｐ⁺⁺型コンタクト領域６は設けられていなくてもよく、ｐ⁺⁺型コンタクト領域６が設けられていない場合、ｐ⁺⁺型コンタクト領域６に代えて、コンタクトホール１０ａにｐ型ベース領域４が露出する。

コンタクトホール１０ａの内部において半導体チップ２４ａのおもて面上に、半導体チップ２４ａにオーミック接触するオーミック電極１１が設けられている。オーミック電極１１は、例えばニッケルシリサイド（Ｎｉ_xＳｉ_y、ここでｘ，ｙは整数）膜である。オーミック電極１１は、コンタクトホール１０ａの内部においてｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６（ｐ⁺⁺型コンタクト領域６が設けられていない場合はｐ型ベース領域４）に接する。

ソースパッド１２は、層間絶縁膜１０上に設けられ、コンタクトホール１０ａの内部においてオーミック電極１１を介してｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ソースパッド１２は、金属配線（不図示）の接続箇所（図３の開口部１４ａ）を除いて、パッシベーション膜１４で覆われている。ソースパッド１２およびオーミック電極１１は、ソース電極として機能するおもて面電極である。半導体チップ２４ａの裏面の全面に、ドレイン電極として機能する裏面電極（表面電極）１５が設けられている。

次に、実施の形態１にかかる半導体装置がトレンチゲート構造のＳｉＣ－ＭＯＳＦＥＴ２０ａである場合の断面構造について、図５を参照して説明する。トレンチゲート構造は、半導体チップ２４ａに形成したトレンチ７ａ内にＭＯＳゲートが埋め込まれ、トレンチ７ａの側壁に沿ってチャネル（ｎ型の反転層）が形成される。例えば、半導体チップ２４ａのおもて面を（０００－１）面や（０００１）面とし、トレンチ７ａの側壁を（１１－２０）面や（０３－３８）面としてもよい。

ＳｉＣ－ＭＯＳＦＥＴ２０ａの各単位セルは、それぞれ、ｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、トレンチ７ａ、ゲート絶縁膜８およびゲート電極９で構成されたトレンチゲート構造を有する。ｎ^-型エピタキシャル層２２の内部に、ｐ型低濃度領域３ａが選択的に設けられている。ｐ型低濃度領域３ａは、イオン注入により形成された、ｐ型ベース領域４よりも高不純物濃度の拡散領域である。ｎ^-型エピタキシャル層２２の、ｐ型低濃度領域３ａを除く部分がｎ^-型ドリフト領域２である。

ｐ型低濃度領域３ａは、深さ方向（縦方向）にｎ^-型ドリフト領域２を介してｐ型ベース領域４に対向する。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、それぞれイオン注入によりｐ型エピタキシャル層２３に選択的に形成された拡散領域である。ｐ型エピタキシャル層２３の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分がｐ型ベース領域４である。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体チップ２４ａのおもて面の表面領域にそれぞれ選択的に設けられている。

トレンチ７ａは、ｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｐ型低濃度領域３ａに達する。トレンチ７ａの底面は、例えばｐ型低濃度領域３ａに囲まれている。トレンチ７ａの内部にゲート絶縁膜８を介してゲート電極９が設けられ、ＭＯＳゲートが構成されている。層間絶縁膜１０、オーミック電極１１、ソースパッド１２、ゲートパッド１３（図２，３参照）および裏面電極１５の構成は、プレーナゲート構造のＳｉＣ－ＭＯＳＦＥＴ２０と同様である。

次に、実施の形態１にかかる半導体装置の製造方法について、図６～１０を参照して説明する。図４に示すプレーナゲート構造のＳｉＣ－ＭＯＳＦＥＴ２０を作製（製造）するにあたって、まず、図７に示すように、ＳｉＣを半導体材料として用いたｎ⁺型出発ウェハ（下地ウェハ）２１上に、窒素（Ｎ）等のｎ型不純物をドープしたｎ^-型エピタキシャル層（ＳｉＣ層）２２をエピタキシャル成長させる（ステップＳ１）。

ｎ⁺型出発ウェハ２１は、半導体ウェハ２４のダイシング後に、半導体チップ２４ａ （図４参照）を構成するｎ⁺型出発基板２１ａである。ｎ^-型エピタキシャル層２２の不純物濃度は、例えば５×１０¹⁵／ｃｍ³以上６×１０¹⁵／ｃｍ³以下程度である。ｎ^-型エピタキシャル層２２の厚さは、例えば、耐圧１２００Ｖクラスで１０μｍ以上１２μｍ以下程度であり、耐圧３３００Ｖクラスで３１μｍ程度である。

次に、イオン注入により、ｎ^-型エピタキシャル層２２の表面領域にｐ型低濃度領域３を選択的に形成する（ステップＳ２）。ｎ^-型エピタキシャル層２２の、ｐ型低濃度領域３を除く部分がｎ^-型ドリフト領域２となる。次に、ｎ^-型エピタキシャル層２２の表面上に、ｐ型ベース領域４となるアルミニウム（Ａｌ）等のｐ型不純物をドープしたｐ型エピタキシャル層（ＳｉＣ層）２３をエピタキシャル成長させる（ステップＳ３）。

ｐ型エピタキシャル層２３の不純物濃度は、例えば５×１０¹⁵／ｃｍ³以上６×１０¹⁵／ｃｍ³以下程度である。ｐ型エピタキシャル層２３の厚さは、例えば０．３μｍ以上０．７μｍ以下程度である。ここまでの工程で、ｎ⁺型出発ウェハ２１上にｎ^-型エピタキシャル層２２およびｐ型エピタキシャル層２３を順に積層した半導体ウェハ２４が作製される。

次に、異なる条件でイオン注入を繰り返し行い、ｐ型エピタキシャル層２３の内部に残りの拡散領域をそれぞれ選択的に形成する（ステップＳ４）。ｐ型エピタキシャル層２３の、ステップＳ４の処理で形成される拡散領域を除く部分がｐ型ベース領域４となる。ステップＳ４の処理で形成される拡散領域は、ｎ⁺型ソース領域５となるｎ⁺型領域と、ｐ⁺⁺型コンタクト領域６となるｐ⁺⁺型領域と、ＪＦＥＴ領域７となるｎ型領域と、である。

ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびＪＦＥＴ領域７を形成するための各イオン注入のドーパントは、例えば、それぞれリン（Ｐ）、アルミニウムおよび窒素である。次に、半導体ウェハ２４の内部にイオン注入した不純物を活性化させる熱処理（活性化アニール）を行う（ステップＳ５）。活性化アニールは、例えば、アルゴン（Ａｒ）雰囲気中において１６００℃程度の温度で行う。

次に、一般的な方法により、半導体ウェハ２４のおもて面（ｐ型エピタキシャル層２３側の主面）上に、ゲート絶縁膜８、ゲート電極９および層間絶縁膜１０を形成する（ステップＳ６）。ゲート絶縁膜８は、例えば亜酸化窒素（Ｎ₂Ｏ）雰囲気での熱酸化により７０ｎｍ程度の厚さで形成する。層間絶縁膜１０には、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を露出するコンタクトホール１０ａを形成する。

次に、図７に示すように、半導体ウェハ２４のおもて面側から半導体ウェハ２４に光４０を照射し、半導体ウェハ２４の内部に積層欠陥２７（図２参照）を成長させる（ステップＳ７）。このとき、ステップＳ７の処理後に製品仕様範囲内で加わる電気的ストレスや熱ストレスによりＳｉＣ－ＭＯＳＦＥＴ２０，２０ａのボディダイオード３０，３０ａに順方向電流Ｉｆが流れても積層欠陥２７の成長が促進しない状態まで、光４０の照射により積層欠陥２７の成長を完全に促進させる。

製品駆動時のＳｉＣ－ＭＯＳＦＥＴ２０の電気的特性の劣化は、特に帯状の積層欠陥２７ａの成長に起因する。帯状の積層欠陥２７ａが完全に成長しきっていれば、三角形状の積層欠陥２７ｂも完全に成長しきっているに等しい状態となる。このため、ステップＳ７の処理において、少なくとも、ステップＳ７の処理後に帯状の積層欠陥２７ａの成長が促進しない状態まで、帯状の積層欠陥２７ａの成長を完全に促進させる。

光４０の照射時の半導体ウェハ２４の温度は、例えば室温（２３℃程度）以上４００℃未満程度の範囲で制御する。光４０の照射により半導体ウェハ２４内に積層欠陥２７が成長し、半導体ウェハ２４の温度を高くするほど積層欠陥２７の成長が促進され、半導体ウェハ２４への光４０の照射時間を短くすることができる。光４０の照射時の半導体ウェハ２４の温度が４００℃以上であると、積層欠陥２７が収縮してしまう。

好ましくは、光４０の照射時の半導体ウェハ２４の温度は、例えば１００℃以上程度であることがよく、より好ましくは例えば１５０℃以上２５０℃以下程度の範囲で制御することがよく、さらに例えば２００℃±１０℃程度の範囲で制御することがよい。これにより、光４０の他の条件（波長、照射強度）の設定の自由度が上がり、かつ積層欠陥２７を収縮させることなく、確実に積層欠陥２７の成長を促進させることができる。

光４０の波長（光強度）は例えば２５０ｎｍ以上４５０ｎｍ以下程度の範囲で制御し、光４０のピーク波長（光強度の最大値）は例えば３６５ｎｍ程度であることがよい。具体的には、光４０の光源４４（図９参照）は、例えば波長３６５ｎｍの水銀キセノン（Ｈｇ－Ｘｅｎｏｎ）ランプを用いてもよい。光４０の照射強度は、例えば、３０Ｗ／ｃｍ²以上１００Ｗ／ｃｍ²以下程度であり、好ましくは５０Ｗ／ｃｍ²以上程度であることがよい。

具体的には、図９に示すように、半導体検査装置４６は、ステージ４１と、光照射装置（左側）と、フォトルミネッセンス装置（検出手段）４５（右側）と、を備える。ステージ４１は、例えばステージ４１を加熱してステージ４１上の対象物を加熱する赤外線ランプやランプヒーター等の加熱手段（不図示）を有する。所定温度に加熱したステージ４１に、ステップＳ６の処理まで行った半導体ウェハ２４を、裏面をステージ４１側にして載置する。

光照射装置の光源（光発生装置）４４から光ファイバ４３を介して集光器（照射手段）４２に伝達し、集光器４２によって集光して所定の照射密度に上げた光４０（図７参照）を、ステージ４１上の半導体ウェハ２４に照射する。そして、光４０の集光点断面を半導体ウェハ２４の面内で走査して、半導体ウェハ２４の全面に光４０を照射する。光４０は、半導体ウェハ２４のおもて面の酸化膜がない部分（すなわち層間絶縁膜１０のコンタクトホール１０ａ）から半導体ウェハ２４に照射される。

光４０の照射により、半導体ウェハ２４内に電子・正孔対が生成され、光４０の照射箇所（半導体ウェハ２４のコンタクトホール１０ａに露出された部分）から半導体ウェハ２４内に放射状に拡散され、エピタキシャル層２２，２３にキャリア（電子、正孔）として蓄積される。ｎ^-型エピタキシャル層２２の多数キャリア濃度は、コンタクトホール１０ａの直下で高く、コンタクトホール１０ａから放射状に離れるにしたがって低くなり、かつ層間絶縁膜１０の直下で最も低くなる。

この電子・正孔対によるキャリア（電子、正孔）が再結合するエネルギーにより、半導体ウェハ２４内の基底面転位から積層欠陥２７が成長する。例えば２００℃の温度で半導体ウェハ２４を加熱すると、積層欠陥２７の成長速度は２０μｍ／秒～４０μｍ／秒程度であるため、３０秒間程度の光４０の照射により、積層欠陥２７が６００μｍ程度の長さに成長する。ｎ^-型エピタキシャル層２２およびｐ型エピタキシャル層２３の総厚さによらず、光４０の上記照射条件により積層欠陥２７を完全に成長させることができる。

半導体ウェハ２４の、酸化膜（層間絶縁膜１０）で覆われた部分に光４０は直接照射されないため、コンタクトホール１０ａ内にだけ光４０が照射されるように、光４０の集光点断面を走査してもよい。これにより、半導体ウェハ２４の全面に光４０を照射する場合と比べて、光４０の照射時間を短縮することができる。また、ソースパッド１２の箇所にだけ光４０が照射されることで、互いに隣り合うチップ領域２５間に跨って帯状の積層欠陥２７ａが成長することを抑制することができる。

次に、図１０に示すように、半導体ウェハ２４が載置されたステージ４１を、フォトルミネッセンス装置４５の直下に移動する。そして、ＳｉＣ－ＭＯＳＦＥＴ２０のボディダイオード３０に順方向電流Ｉｆを流し、フォトルミネッセンス（ＰＬ）法により室温で半導体ウェハ２４のおもて面からＳｉＣの発光特性をスキャニングし、例えばカメラ（不図示）等で積層欠陥２７を観測する（ステップＳ８）。

そして、ステップＳ８の処理において検出された積層欠陥２７の位置や大きさを記録（マッピング）する（図２参照）。これにより、半導体ウェハ２４の面内において、積層欠陥２７が検出されたチップ領域２５ａの位置を把握することができる。このため、半導体チップ２４ａの製造・流通過程で、積層欠陥２７が検出された半導体チップ２４ａの所在を正確に記録し管理することができる（トレーサビリティの確保）。

半導体検査装置４６の各部の制御は、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムやチップ領域２５ａの位置情報を記録は、ハードディスク等の内部ストレージや、ファイルサーバーやクラウド等の外部ストレージなどのコンピュータで読み取り可能な記録媒体（記憶手段）に記録される。

次に、一般的な方法により、半導体ウェハ２４のおもて面に、層間絶縁膜１０のコンタクトホール１０ａにおいてｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されたおもて面電極（オーミック電極１１およびソースパッド１２）を形成する（ステップＳ９）。ソースパッド１２の厚さは、例えば５μｍ程度である。また、ステップＳ９の処理において、ソースパッド１２と同時に、ゲートパッド１３を形成する。

次に、半導体ウェハ２４のおもて面に、パッシベーション膜１４となるポリイミド膜を形成し、例えば３８０℃の温度で硬化（キュア）する（ステップＳ１０）。次に、半導体ウェハ２４の裏面（ｎ⁺型出発ウェハ２１側の主面）に、裏面電極１５を形成する（ステップＳ１１）。次に、半導体ウェハ２４をダイシング（切断）して個々の半導体チップ２４ａ状に個片化することで、ＳｉＣ－ＭＯＳＦＥＴ２０が完成する。

その後、製品（ＳｉＣ－ＭＯＳＦＥＴ２０が作製された半導体チップ２４ａ）の電気的特性を評価する信頼性評価試験を行う。この信頼性評価試験において、ＳｉＣ－ＭＯＳＦＥＴ２０の所定の電気的特性が得られない半導体チップ２４ａを不良品とし除去する。積層欠陥２７が検出された半導体チップ２４ａも信頼性評価試験において所定の電気的特性が得られれば、良品とする。

図８に示すトレンチゲート構造の縦型のＳｉＣ－ＭＯＳＦＥＴ２０ａを作製するには、
上述した実施の形態１にかかる半導体装置の製造方法（図６参照）のステップＳ２，Ｓ４，Ｓ６の処理において、トレンチゲート構造となるように各部を形成すればよい。具体的には、ステップＳ２の処理で、ｎ^-型エピタキシャル層２２の表面よりも深い位置にｐ型低濃度領域３ａを形成する。ステップＳ４の処理で、ｐ型エピタキシャル層２３の表面領域に、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６のみを形成する。

ステップＳ６の処理で、ｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｐ型低濃度領域３ａに達するトレンチ７ａを形成し、トレンチ７ａ内部にゲート絶縁膜８を介してゲート電極９を形成する。ステップＳ７の処理で、上述したように半導体ウェハ２４に光４０を照射する（図８）。ステップＳ８の処理で、ＳｉＣ－ＭＯＳＦＥＴ２０ａのボディダイオード３０ａに順方向電流Ｉｆを流し、上述したようにフォトルミネッセンス法により積層欠陥２７を検出すればよい。

以上、説明したように、実施の形態１によれば、ＳｉＣ－ＭＯＳＦＥＴの製造途中の半導体ウェハの状態で半導体ウェハに光を照射して、当該光の照射後に製品（ＳｉＣ－ＭＯＳＦＥＴ）仕様範囲内で加わる電気的ストレスおよび熱ストレスによりＳｉＣ－ＭＯＳＦＥＴのボディダイオードに順方向電流が流れても積層欠陥の成長が促進しない状態まで積層欠陥の成長を完全に促進させる。これにより、製品駆動時に積層欠陥が再成長しない。

また、製品駆動時に積層欠陥が再成長しないことで、電気的特性の劣化（ＳｉＣ－ＭＯＳＦＥＴのボディダイオードの順方向特性の上昇、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗の増加）も生じないため、信頼性を向上させることができる。したがって、積層欠陥が検出された半導体チップも、ＳｉＣ－ＭＯＳＦＥＴの所定の電気的特性を有していれば、良品とすることができるため、歩留まりを向上させることができる。

また、実施の形態１によれば、室温より高温度でかつ４００℃未満の温度に加熱した半導体ウェハに光を照射して積層欠陥を成長させることで、積層欠陥の成長速度を速めることができるため、光の照射時間を短縮して積層欠陥を検出することができる。また、フォトルミネッセンス法により積層欠陥を検出することで、非破壊かつ短時間で積層欠陥の位置や大きさを正確に検出することができる。

また、実施の形態１によれば、チップ領域ごとに所定箇所（電極パッドの箇所）にだけ光を照射することで、隣り合うチップ領域間に跨って帯状の積層欠陥が成長することを抑制することができる。これにより、隣り合うチップ領域から成長してきた帯状の積層欠陥により例えば自身の積層欠陥の数が多くなった等の原因により不良品となる（ＳｉＣ－ＭＯＳＦＥＴが所定の電気的特性を満たさなくなる）ことを抑制することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１１は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。図１２，１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図１２，１３には、それぞれ図１１のステップＳ２６の処理時のＳｉＣ－ＭＯＳＦＥＴ２０，２０ａの状態を示す。実施の形態２にかかる半導体装置の製造方法により、実施の形態１と同様に、ＳｉＣ－ＭＯＳＦＥＴ２０，２０ａが作製（製造）される（図１～５参照）。

実施の形態２にかかる半導体装置の製造方法は、光４０の照射（ステップＳ２６）およびフォトルミネッセンス法による積層欠陥２７（図２参照）の検出（ステップＳ２７）のタイミングが実施の形態１にかかる半導体装置の製造方法と異なる。具体的には、実施の形態２においては、活性化アニールのための熱処理（ステップＳ２５）の後、ゲート絶縁膜８（図４，５参照）の形成（ステップＳ２８）の前に、光４０の照射（ステップＳ２６）およびフォトルミネッセンス法による積層欠陥２７の検出（ステップＳ２７）を行う。

すなわち、半導体ウェハ２４にイオン注入により形成するすべての拡散領域を形成し、活性化アニールを行った後、ゲート絶縁膜８の形成前に、半導体ウェハ２４に光４０を照射する。したがって、ステップＳ２６の処理において、半導体ウェハ２４のおもて面が酸化膜で覆われていない状態（全面が露出された状態）で、半導体ウェハ２４のおもて面の全面に光４０が直接照射される（図１２，１３）。光４０の照射により積層欠陥２７が出現するのは、ソースパッド１２（図３のハッチング面積の大きい部分）の直下である。このため、ソースパッド１２の形成領域に対応する箇所にだけ光４０を照射してもよい。

ステップＳ２６の光４０の照射条件や照射方法、および、ステップＳ２７のフォトルミネッセンス法による積層欠陥２７の検出方法は、それぞれ、実施の形態１にかかる半導体装置の製造方法のステップＳ７，Ｓ８（図６参照）と同様である。実施の形態２にかかる半導体装置の製造方法のステップＳ２１～Ｓ２５，Ｓ２８～Ｓ３１の処理、その後の信頼性評価試験方法は、それぞれ実施の形態１にかかる半導体装置の製造方法のステップＳ１～Ｓ５，Ｓ６，Ｓ９～Ｓ１１の処理および信頼性評価試験と同様である。

実施の形態２においては、光４０がゲート絶縁膜８に照射されないため、光４０の照射によるゲート絶縁膜８へのキャリア蓄積がなく、良好なゲート絶縁膜８を得ることができる。ゲート絶縁膜８の形成以降に行う熱処理の温度は１３００℃以下程度であるため、光４０の照射で成長した積層欠陥２７がステップＳ２８の処理以降にさらに成長することはない。また、光４０が酸化膜で遮られることなく、半導体ウェハ２４の全面に照射されるため、半導体ウェハ２４内のすべての積層欠陥２７を検出することができる。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、半導体ウェハのおもて面にゲート絶縁膜や層間絶縁膜等の酸化膜を形成する前に、半導体ウェハのおもて面から光を照射して積層欠陥を成長させるため、半導体ウェハ内のすべての積層欠陥を検出することができる。

以上において本発明では、ＳｉＣ－ＭＯＳＦＥＴを例に説明しているが、ＳｉＣを半導体材料としたＳｉＣ－ＩＧＢＴやＳｉＣ－ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードに適用した場合においても本発明と同様の効果を有する。また、窒化ガリウム（ＧａＮ）についてもｐｎ接合ダイオードに順方向に電流を流すと発光現象が観測されるため、ＧａＮを半導体材料としたＧａＮ－ＭＯＳＦＥＴやＧａＮ－ＩＧＢＴ、ＧａＮ－ｐｉｎダイオードに適用した場合においても本発明と同様の効果を有する。

本発明をｐｉｎダイオードに適用する場合、実施の形態１にかかる半導体装置の製造方法のステップＳ２，Ｓ４の処理と、ステップＳ６の処理のうちのゲート絶縁膜およびゲート電極の形成と、を省略すればよい。実施の形態２にかかる半導体装置の製造方法のステップＳ２２，Ｓ２４の処理と、ステップＳ２８の処理のうちのゲート絶縁膜およびゲート電極の形成と、を省略すればよい。ｐ型ベース領域、ｎ⁺型出発基板、おもて面電極および裏面電極は、それぞれｐ型アノード領域、ｎ⁺型カソード領域、アノード電極およびカソード電極となる。

また、上述した各実施の形態では、ｐ型ベース領域（またはｐ型アノード領域）をｐ型エピタキシャル層で形成しているが、ｐ型ベース領域を、ｎ^-型ドリフト領域となるｎ^-型エピタキシャル層にイオン注入により形成した拡散領域としてもよい。ｐ型ベース領域をｎ^-型エピタキシャル層にイオン注入により形成する場合、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域およびＪＦＥＴ領域もｎ^-型エピタキシャル層にイオン注入により形成される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法、半導体装置の検査方法および半導体検査装置は、ＳｉＣやＧａＮを半導体材料とし、半導体基板（半導体チップ）の内部にｐｎ接合ダイオードを含む半導体装置に有用である。

１ ｎ⁺型ドレイン領域
２ ｎ^-型ドリフト領域
３，３ａ ｐ型低濃度領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ＪＦＥＴ領域
７ａ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１０ａ 層間絶縁膜のコンタクトホール
１１ オーミック電極
１２ ソースパッド
１３ ゲートパッド
１４ パッシベーション膜
１４ａ，１４ｂ パッシベーション膜の開口部
１５ 裏面電極
２０，２０ａ ＳｉＣ－ＭＯＳＦＥＴ
２１ ｎ⁺型出発ウェハ
２１ａ ｎ⁺型出発基板
２２ ｎ^-型エピタキシャル層
２３ ｐ型エピタキシャル層
２４ 半導体ウェハ
２４ａ 半導体チップ
２５ チップ領域
２５ａ 積層欠陥が検出されたチップ領域
２６ ダイシングライン
２７ 積層欠陥
２７ａ 帯状の積層欠陥
２７ｂ 三角形状の積層欠陥
３０ ボディダイオード
３１ 活性領域
３２ エッジ終端領域
４０ 光
４１ 半導体検査装置のステージ
４２ 光照射装置の集光器
４３ 光照射装置の光源と集光器とをつなぐ光ファイバ
４４ 光照射装置の光源
４５ フォトルミネッセンス装置
４６ 半導体検査装置

Claims (14)

1. 炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなる半導体ウェハを用いた半導体装置の製造方法であって、
   前記半導体ウェハの内部に所定導電型の１つ以上の半導体領域を形成して、前記半導体ウェハの内部に少なくともｐｎ接合を形成する第１工程と、
   前記第１工程の後、前記半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させる第２工程と、
   前記第２工程の後、前記半導体ウェハの両主面にそれぞれ、前記ｐｎ接合で形成されるダイオードに対して順方向の接続となる表面電極を形成する第３工程と、
   を含み、
   前記第２工程では、前記第２工程の後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態になるまで前記積層欠陥の成長を促進させることを特徴とする半導体装置の製造方法。
2. 前記第２工程では、１００℃以上４００℃未満の温度に加熱した前記半導体ウェハに前記光を照射することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２工程では、１５０℃以上２５０℃以下の温度に加熱した前記半導体ウェハに前記光を照射することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２工程では、前記光の波長を２５０ｎｍ以上４５０ｎｍ以下にすることを特徴とする請求項１～３のいずれか一つに記載の半導体装置の製造方法。
5. 前記第２工程では、前記光の照射強度を３０Ｗ／ｃｍ²以上１００Ｗ／ｃｍ²以下とすることを特徴とする請求項１～４のいずれか一つに記載の半導体装置の製造方法。
6. 前記第２工程では、前記光の照射強度を５０Ｗ／ｃｍ²以上にすることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１工程は、
   前記エピタキシャル層の内部に第１導電型ドリフト領域を形成する工程と、
   前記エピタキシャル層の内部において前記半導体ウェハの前記エピタキシャル層側の第１主面と前記第１導電型ドリフト領域との間に第２導電型ベース領域を形成し、前記第２導電型ベース領域と前記第１導電型ドリフト領域とで前記ｐｎ接合を形成する工程と、
   前記エピタキシャル層の内部に第１導電型不純物を導入して、前記半導体ウェハの前記第１主面と前記第２導電型ベース領域との間に第１導電型領域を形成する工程と、
   熱処理により前記第１導電型不純物を活性化させる工程と、を含み、
   前記第１工程の後、前記第２工程の前に、
   前記第２導電型ベース領域の、前記第１導電型領域と前記第１導電型ドリフト領域との間の領域に接してゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を挟んで前記第２導電型ベース領域の反対側にゲート電極を形成する工程と、
   前記半導体ウェハの前記第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜を選択的に除去して、前記第２導電型ベース領域および前記第１導電型領域が露出するコンタクトホールを形成する工程と、
   を含み、
   前記第２工程では、前記コンタクトホールから前記半導体ウェハに前記光を照射することを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
8. 前記第１工程は、
   前記エピタキシャル層の内部に所定導電型の不純物を導入して１つ以上の前記半導体領域を形成する工程と、
   熱処理により前記不純物を活性化させる第５工程と、を含み、
   前記第２工程では、前記半導体ウェハの前記エピタキシャル層側の第１主面の全面に前記光を照射することを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
9. 前記第１工程は、
   前記エピタキシャル層の内部に所定導電型の不純物を導入して１つ以上の前記半導体領域を形成する工程と、
   熱処理により前記不純物を活性化させる第５工程と、を含み、
   前記第２工程では、前記半導体ウェハの前記エピタキシャル層側の第１主面の、前記表面電極の形成領域のみに前記光を照射することを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
10. 前記第１工程は、
    前記エピタキシャル層の内部に第１導電型ドリフト領域を形成する工程と、
    前記エピタキシャル層の内部において前記半導体ウェハの前記第１主面と前記第１導電型ドリフト領域との間に第２導電型ベース領域を形成し、前記第２導電型ベース領域と前記第１導電型ドリフト領域とで前記ｐｎ接合を形成する工程と、
    前記エピタキシャル層の内部に第１導電型の前記不純物を導入して、前記半導体ウェハの前記第１主面と前記第２導電型ベース領域との間に第１導電型領域を形成する工程と、を含み、
    前記第２工程の後、前記第３工程の前に、
    前記第２導電型ベース領域の、前記第１導電型領域と前記第１導電型ドリフト領域との間の領域に接してゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を挟んで前記第２導電型ベース領域の反対側にゲート電極を形成する工程と、
    前記半導体ウェハの前記第１主面に、前記ゲート電極を覆う層間絶縁膜を形成する工程と、
    を含むことを特徴とする請求項８または９に記載の半導体装置の製造方法。
11. 前記第２工程では、前記ゲート電極、前記ゲート絶縁膜および前記エピタキシャル層の３層構造からなる絶縁ゲート構造の仕様範囲内で前記第２工程の後に加わる前記電気的ストレスおよび前記熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させることを特徴とする請求項７または１０に記載の半導体装置の製造方法。
12. 前記第２工程の後、前記第３工程の前に、前記ダイオードを順方向に通電して発光させて前記積層欠陥を観測する第４工程をさらに含むことを特徴とする請求項１～１１のいずれか一つに記載の半導体装置の製造方法。
13. 炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなり、かつ内部に少なくともｐｎ接合を有する半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させる第１工程と、
    前記ｐｎ接合で形成されるダイオードを順方向に通電して発光させて前記積層欠陥を観測する第２工程と、
    を含み、
    前記第１工程では、前記第１工程の後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させ、
    前記第２工程では、前記出発ウェハのダイシング後に半導体チップとなるチップ領域ごとに前記積層欠陥の位置および大きさを記憶することを特徴とする半導体装置の検査方法。
14. 炭化珪素からなる出発ウェハの上にエピタキシャル層を成長させてなり、かつ内部に少なくともｐｎ接合を有する半導体ウェハを、前記出発ウェハ側の第２主面に接触して保持するステージと、
    前記エピタキシャル層側の第１主面から前記半導体ウェハに光を照射して、前記半導体ウェハの内部に積層欠陥を成長させ、かつ当該光の照射後に加わる電気的ストレスおよび熱ストレスにより前記積層欠陥の成長が促進しない状態まで前記積層欠陥の成長を促進させる照射手段と、
    前記ｐｎ接合で形成されるダイオードを順方向に通電して発光させて前記積層欠陥を検出する検出手段と、
    前記出発ウェハのダイシング後に半導体チップとなるチップ領域ごとに前記積層欠陥の位置および大きさを記憶する記憶手段と、
    を備えることを特徴とする半導体検査装置。

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