JP7828480B2 - プレーナー型炭化ケイ素ｍｏｓデバイス及びその製造方法 - Google Patents

プレーナー型炭化ケイ素ｍｏｓデバイス及びその製造方法

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Description

本発明は、半導体の技術分野に関し、特にプレーナー型炭化ケイ素ＭＯＳデバイス及びその製造方法に関する。
炭化ケイ素材料は、第３世代の半導体材料の典型的な代表であり、現在、結晶成長技術とデバイス製造技術で最も成熟し、最も広く応用されているワイドバンドギャップ半導体材料の１つでもある。炭化ケイ素材料は、シリコン材料と比較して、大きなバンドギャップ、高い熱伝導率、高い電子飽和ドリフト速度及びシリコン材料の１０倍の臨界破壊電界があるため、高温、高周波、高出力、耐放射線の応用場面において非常に理想的な半導体材料となっている。
図１に示すように、従来のプレーナー型炭化ケイ素ＭＯＳデバイスは、炭化ケイ素基板１０上に位置するゲート構造２０と、炭化ケイ素基板１０内に位置するソース領域Ｓと、前記ゲート構造２０及び炭化ケイ素基板１０を被覆する誘電体層３０と、前記誘電体層３０を被覆するゲート金属層４０及びソース金属層５０と、を含み、前記ゲート構造２０は前記ソース領域Ｓを露出させ、前記ソース金属層５０は前記誘電体層３０を貫通し、前記ソース領域Ｓに接触し、前記ゲート金属層４０は前記誘電体層３０を貫通し、前記ゲート構造２０に接触し、ここで、前記ゲート金属層４０とソース金属層５０は間隔をおいて設けられ、且つ両者の間にエッチングされた貫通孔があり、前記プレーナー型炭化ケイ素ＭＯＳデバイスは、ＰＡ層（パッシベーション層）６０及びＰＩ（ｐｏｌｙｉｍｉｄｅ，ポリイミドペースト）層７０をさらに含み、前記ＰＡ層６０は前記ソース金属層５０の一部を被覆し、さらに前記ゲート金属層４０を被覆し、同時に前記エッチングされた貫通孔の側壁を被覆し、前記ＰＩ層７０は前記ＰＡ層６０上に位置し、前記エッチングされた貫通孔を充填する。以上の構造は、エッチングされた貫通孔の側壁において、前記ＰＩ層７０とＰＡ層６０の境界面にｗｅａｋ ｐｏｉｎｔ（弱点）が存在し、ＰＡ層６０が割れてクラック６０ａを発生させやすいため、プレーナー型炭化ケイ素ＭＯＳデバイスの信頼性に影響を与える。また、ソース金属層５０及びゲート金属層４０の分布により、前記ソース金属層５０を引き出すソースパッド及び前記ゲート金属層４０を引き出すゲートパッドが分散して分布している。
本発明は、ＰＡ層の割れを軽減できる、プレーナー型炭化ケイ素ＭＯＳデバイス及びその製造方法を提供することを目的とする。
上記問題を解決するために、本発明は、
炭化ケイ素基板上に位置するゲート構造と、
炭化ケイ素基板内であって隣接する２つの前記ゲート構造の間に位置するソース領域と、
前記ゲート構造及び炭化ケイ素基板を被覆する誘電体層と、
前記誘電体層上に設けられ、前記誘電体層を貫通し、前記ゲート構造に接触するゲート金属層と、
前記誘電体層上に設けられ、前記誘電体層を貫通し、前記ソース領域に接触するソース金属層であって、前記ゲート金属層との間に隙間があるソース金属層と、
前記ゲート金属層、前記隙間の内壁、及び前記隙間近傍の前記ソース金属層を被覆するパッシベーション層と、
前記パッシベーション層を被覆し、前記隙間を充填する金属被覆層と、
前記金属被覆層を被覆するＰＩ層と、
を含む、プレーナー型炭化ケイ素ＭＯＳデバイスを提供する。
選択的に、前記ソース金属層及び前記ゲート金属層の厚さはいずれも２μｍ～１０μｍである。
選択的に、前記金属被覆層の厚さは２μｍ～１０μｍである。
選択的に、前記金属被覆層の材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つである。
選択的に、前記ゲート構造は第１ゲート構造及び第２ゲート構造を含み、
前記第１ゲート構造は、前記炭化ケイ素基板上に位置するゲート酸化層、及び前記ゲート酸化層上に位置するポリシリコンゲートを含み、
前記第２ゲート構造は、ゲート酸化層、フィールド酸化層及びフィールドプレートを含み、前記ゲート酸化層とフィールド酸化層は前記炭化ケイ素基板上に隣接して接触して設けられ、前記フィールドプレートは前記ゲート酸化層、及び前記フィールド酸化層の少なくとも一部上に位置する。
さらに、前記ゲート金属層は前記第２ゲート構造の上方に位置し、前記ゲート金属層は前記誘電体層を貫通し、前記フィールドプレートに接触し、前記ソース金属層は前記第１ゲート構造及びソース領域の上方に位置し、前記ソース金属層は前記誘電体層を貫通し、前記ソース領域の炭化ケイ素基板に接触し、
前記隙間は前記第２ゲート構造の上方に位置する。
さらに、前記金属被覆層は、前記パッシベーション層の外側に前記ソース金属層と連通するように、前記第２ゲート構造近傍の前記ソース金属層をさらに被覆する。
別の態様では、本発明は、
炭化ケイ素基板を用意するステップであって、前記炭化ケイ素基板内にソース領域が形成されており、前記炭化ケイ素基板上にゲート構造と、前記ゲート構造及び前記炭化ケイ素基板を被覆する誘電体層とが形成されており、前記誘電体層内に第１貫通孔及び第２貫通孔が形成されており、前記第１貫通孔が前記ゲート構造を露出させ、前記第２貫通孔が前記ソース領域の炭化ケイ素基板を露出させるステップと、
ゲート金属層及びソース金属層を同時に形成するステップであって、前記ゲート金属層及びソース金属層がいずれも前記誘電体層上に位置し、且つ前記ゲート金属層が前記第１貫通孔を充填し、前記ゲート構造に接触し、前記ソース金属層が前記第２貫通孔を充填し、前記ソース領域に接触し、前記ゲート金属層と前記ソース金属層との間に隙間があるステップと、
パッシベーション層を形成し、前記パッシベーション層内に第３貫通孔を形成するステップであって、前記パッシベーション層が前記ゲート金属層、前記隙間の内壁、及び前記隙間近傍の前記ソース金属層を被覆し、前記第３貫通孔が前記隙間の内側に位置するステップと、
金属被覆層とＰＩ層をこの順に形成するステップであって、前記金属被覆層が前記パッシベーション層を被覆し、前記第３貫通孔を充填し、前記ＰＩ層が前記金属被覆層を被覆するステップと、
を含む、プレーナー型炭化ケイ素ＭＯＳデバイスの製造方法をさらに提供する。
選択的に、ゲート金属層及びソース金属層を同時に形成する方法は、
前記誘電体層を被覆し、さらに前記第１貫通孔及び第２貫通孔を充填する金属膜層を、前記誘電体層上に形成することと、
エッチングプロセスによって前記金属膜層をエッチングして、前記ゲート構造に接触するゲート金属層と、前記ソース領域に接触するソース金属層とを形成するとともに、前記ゲート金属層とソース金属層とを離間させる隙間を形成することと、を含む。
選択的に、前記第３貫通孔の側壁と前記隙間の側壁との間に第１間隔を有し、前記第３貫通孔の底壁と前記隙間の底壁との間に第２間隔を有する。
選択的に、前記ソース金属層及び前記ゲート金属層の厚さはいずれも２μｍ～１０μｍである。
選択的に、前記金属被覆層の厚さは２μｍ～１０μｍである。
選択的に、前記金属被覆層の材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つである。
選択的に、前記金属被覆層は、前記パッシベーション層の外側に前記ソース金属層と連通するように、前記パッシベーション層近傍の前記ソース金属層をさらに被覆する。
従来技術と比較して、本発明は以下の有益な効果を有する。
本発明はプレーナー型炭化ケイ素ＭＯＳデバイス及びその製造方法を提供する。プレーナー型炭化ケイ素ＭＯＳデバイスは、炭化ケイ素基板、ソース領域、ゲート構造、誘電体層、ゲート金属層、ソース金属層、パッシベーション層、金属被覆層及びＰＩ層を含み、前記ソース領域は前記炭化ケイ素基板内に位置し、前記ゲート構造は前記炭化ケイ素基板上に位置し、且つ前記ソース領域は隣接する２つの前記ゲート構造の間に位置し、前記誘電体層は前記ゲート構造及び炭化ケイ素基板を被覆し、前記ゲート金属層及びソース金属層は同時に前記誘電体層上に設けられ、且つ前記ゲート金属層とソース金属層との間に隙間があり、前記ゲート金属層は前記誘電体層を貫通して前記ゲート構造に接触し、前記ソース金属層は前記誘電体層を貫通して前記ソース領域に接触し、前記パッシベーション層は前記ゲート金属層、前記隙間の内壁（即ち側壁と底壁）、及び前記隙間近傍の前記ソース金属層を被覆し、前記金属被覆層は前記パッシベーション層を被覆し、前記隙間を充填し、前記ＰＩ層は前記金属被覆層を被覆する。本発明は、前記隙間において、ＰＩ層ではなく、金属被覆層によってパッシベーション層の内側の隙間を充填する構造により、ｃｅｌｌ領域の有効面積を増加させ、さらにＰＩ層が隙間においてパッシベーション層に大きな応力を加えることを回避し、即ち、隙間の側壁におけるパッシベーション層への応力を減少させ、パッシベーション層を保護し、隙間の側壁におけるパッシベーション層の割れ現象を改善し、プレーナー型炭化ケイ素ＭＯＳデバイスの信頼性を向上させる。
プレーナー型炭化ケイ素ＭＯＳデバイスの断面構造模式図である。 本発明の一実施例により提供されるプレーナー型炭化ケイ素ＭＯＳデバイスの断面構造模式図である。 本発明の一実施例により提供されるプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法のフローチャートである。 本発明の一実施例により提供される炭化ケイ素基板の断面構造模式図である。 本発明の一実施例によるゲート金属層及びソース金属層を形成した後の断面構造模式図である。 本発明の一実施例によるパッシベーション層を形成した後の断面構造模式図である。 本発明の一実施例による金属被覆層及びＰＩ層を形成した後の断面構造模式図である。
以下、本発明のプレーナー型炭化ケイ素ＭＯＳデバイス及びその製造方法についてさらに詳細に説明する。以下、図面を参照しながら本発明をより詳細に説明し、そのうち、本発明の好ましい実施例を示しており、当業者であれば、ここで説明された本発明を修正しても本発明の有利な効果を実現できることを理解すべきである。したがって、以下の説明は、本発明を限定するものではなく、当業者に広く知られているものと理解されるべきである。
明確にするために、実際の実施例の全ての特徴を説明しない。以下の説明では、本発明を不必要な詳細によって不明瞭にしないように、公知の機能及び構造について詳細に説明しない。いずれの実際の実施例の開発においても、開発者の特定の目標を実現するために、例えば、関連システムや関連ビジネスの制限に従って、ある実施例から別の実施例に変更するなど、多くの実施詳細を行う必要があると考えられるべきである。また、このような開発作業は複雑で時間がかかる可能性があるが、当業者にとっては通常の作業に過ぎないと考えられるべきである。
本発明の目的、特徴をより分かりやすくするために、以下において、図面を参照しながら本発明の具体的な実施形態をさらに説明する。なお、図面はいずれも非常に簡略化された形式を採用し、いずれも非精確な比率を使用し、本発明の実施例の目的を容易かつ明確に補助的に説明するためのものに過ぎない。
図２に示すように、本実施例はプレーナー型炭化ケイ素ＭＯＳデバイスを提供し、該ＭＯＳデバイスは、炭化ケイ素基板１００、ソース領域１１０、ゲート構造、誘電体層３００、ゲート金属層４２０、ソース金属層４１０、パッシベーション層５００、金属被覆層６００及びＰＩ層７００を含み、前記ソース領域１１０は前記炭化ケイ素基板１００内に位置し、前記ゲート構造は前記炭化ケイ素基板１００上に位置し、且つ前記ソース領域１１０は隣接する２つの前記ゲート構造の間に位置し、前記誘電体層３００は前記ゲート構造及び炭化ケイ素基板１００を被覆し、前記ゲート金属層４２０及びソース金属層４１０は同時に前記誘電体層３００上に設けられ、且つ前記ゲート金属層４２０とソース金属層４１０との間に隙間４３０があり、前記ゲート金属層４２０は前記誘電体層３００を貫通して前記ゲート構造に接触し、前記ソース金属層４１０は前記誘電体層３００を貫通して前記ソース領域１１０に接触し、前記パッシベーション層５００は前記ゲート金属層４２０、前記隙間４３０の内壁（即ち側壁と底壁）、及び前記隙間４３０近傍の前記ソース金属層４１０を被覆し、前記金属被覆層６００は前記パッシベーション層５００を被覆し、前記隙間４３０を充填し、前記ＰＩ層７００は前記金属被覆層６００を被覆する。
本実施例のプレーナー型炭化ケイ素ＭＯＳデバイスは、前記隙間４３０において、ＰＩ層７００ではなく、金属被覆層６００によってパッシベーション層５００の内側の隙間４３０を充填する構造により、ｃｅｌｌ領域の有効面積を増加させ、さらにＰＩ層７００が隙間４３０においてパッシベーション層５００に大きな応力を加えることを回避し、即ち、隙間４３０の側壁におけるパッシベーション層５００への応力を減少させ、パッシベーション層５００を保護し、隙間４３０の側壁におけるパッシベーション層５００の割れ現象を改善し、プレーナー型炭化ケイ素ＭＯＳデバイスの信頼性を向上させる。
具体的には、
前記炭化ケイ素基板１００は表面及び裏面を含み、前記表面の炭化ケイ素基板１００内に間隔をおいて設けられた複数のソース領域１１０が設けられ、前記ソース領域１１０は前記炭化ケイ素基板１００の表面から前記炭化ケイ素基板１００に向かって延在することができる。ここで、前記ソース領域１１０の導電型はＮ型である。
前記表面上に複数の前記ゲート構造が間隔をおいて設けられ、前記ゲート構造は前記炭化ケイ素基板１００上に位置し、且つ各前記ソース領域１１０はいずれも２つの隣接する前記ゲート構造の間に位置する。本実施例では、前記ソース領域１１０、ゲート構造はいずれも平行に設けられた長尺状である。
前記ゲート構造は第１ゲート構造及び第２ゲート構造を含んでもよく、前記第１ゲート構造は、前記炭化ケイ素基板１００上に位置するゲート酸化層２２０、及び前記ゲート酸化層２２０上に位置するポリシリコンゲート２３０を含む。前記第２ゲート構造は、ゲート酸化層２２０、フィールド酸化層２１０及びフィールドプレート２４０を含み、前記ゲート酸化層２２０とフィールド酸化層２１０は前記炭化ケイ素基板１００上に隣接して接触して設けられ、前記フィールドプレート２４０は前記ゲート酸化層２２０、及び前記フィールド酸化層２１０の少なくとも一部上に位置する。前記フィールドプレート２４０の材料はポリシリコンである。ここで、前記フィールド酸化層２１０の厚さは前記ゲート酸化層２２０の厚さよりも大きい。
前記誘電体層３００は前記ゲート構造及び隣接する前記ゲート構造の間の炭化ケイ素基板１００を被覆する。ここで、前記誘電体層３００の材料は、例えば、シリカなどの酸化物である。
前記ゲート金属層４２０及びソース金属層４１０は同じ層に設けられ、且ついずれも前記誘電体層３００上に位置する。ここで、前記ゲート金属層４２０は前記第２ゲート構造の上方に位置し、且つ前記ゲート金属層４２０は前記誘電体層３００を貫通し、前記フィールドプレート２４０に接触し、前記ソース金属層４１０は前記第１ゲート構造及びソース領域１１０の上方に位置し、且つ前記ソース金属層４１０は前記誘電体層３００を貫通し、前記ソース領域１１０の炭化ケイ素基板１００に接触する。
前記ゲート金属層４２０及びソース金属層４１０はいずれも主に金属からなるものであってもよく、その材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つであってもよい。前記誘電体層３００上に位置する前記ゲート金属層４２０及びソース金属層４１０の厚さはいずれも２μｍ～１０μｍであり、従来技術におけるゲート金属層４０及びソース金属層５０の厚さと比較して、本実施例のゲート金属層４２０及びソース金属層４１０の厚さが薄いため、隙間４３０の高さが低くなり、隙間４３０における前記パッシベーション層５００への応力を減少させることができる。
前記ゲート金属層４２０とソース金属層４１０との間の隙間４３０の幅は５μｍ～１０μｍであり、前記隙間４３０により、前記ゲート金属層４２０とソース金属層４１０とが電気的に接続されていない。本実施例では、前記隙間４３０は前記第２ゲート構造の上方に位置する。
前記パッシベーション層５００は前記隙間４３０の内壁を被覆するとともに、前記隙間４３０近傍の誘電体層３００、前記ゲート金属層４２０及び前記隙間４３０近傍の前記ソース金属層４１０の一部を被覆する。ここで、前記隙間４３０の側壁における前記パッシベーション層５００の厚さは０．１μｍ～２μｍである。
本実施例では、前記パッシベーション層５００は前記第２ゲート構造の上方に位置し、且つ前記隙間４３０の側壁と底壁を被覆し、さらに前記ゲート構造上のゲート金属層４２０及び誘電体層３００、並びに前記隙間４３０近傍の前記ソース金属層４１０を被覆する。
前記金属被覆層６００は前記パッシベーション層５００を被覆し、さらに前記第２ゲート構造近傍の前記ソース金属層４１０の一部を被覆し、これにより、前記金属被覆層６００は前記パッシベーション層５００の外側に前記ソース金属層４１０と連通し、前記金属被覆層６００はさらに前記隙間４３０を充填し、前記隙間４３０を保護する。従来技術と比較して、前記ゲート金属層４２０及びソース金属層４１０の厚さが薄くなる（即ち隙間４３０の高さが低くなる）ため、隙間４３０における前記パッシベーション層５００の段差高さを低くすることができ、これにより、隙間４３０におけるパッシベーション層５００への応力を減少させ、さらに隙間４３０の側壁における前記パッシベーション層５００の割れ現象を改善する。
ここで、前記パッシベーション層５００上に位置する前記金属被覆層６００の厚さは２μｍ～１０μｍである。前記金属被覆層６００は主に金属からなるものであってもよく、その材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つであってもよい。前記金属被覆層６００の硬さがＰＩ層７００の硬さよりも小さいため、前記金属被覆層６００が前記隙間４３０を充填した場合、隙間４３０における前記パッシベーション層５００の応力をさらに減少させることができ、これにより、隙間４３０の側壁における前記パッシベーション層５００の割れ現象をさらに改善する。
本実施例のプレーナー型炭化ケイ素ＭＯＳデバイスはゲートパッド及びソースパッドをさらに含み、前記ゲートパッドは前記ゲート金属層４２０の上方から前記ゲート金属層４２０と連通し、前記ソースパッドは前記金属被覆層６００の上方から前記ソース金属層４１０と間接的に連通し、これにより、前記ゲートパッド及びソースパッドは第２ゲート構造の上方に集中的に分布しており、即ち、前記ゲートパッドとソースパッドの分布が集中しており、ｃｅｌｌ領域の有効面積を増加させることができる。
前記プレーナー型炭化ケイ素ＭＯＳデバイスはドレイン金属層をさらに含み、前記ドレイン金属層は前記裏面に位置する。
図３に示すように、本実施例はプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法をさらに提供する。該製造方法は、次のステップＳ１０、ステップＳ２０、ステップＳ３０、及びステップＳ４０を含む。
ステップＳ１０で、炭化ケイ素基板を用意し、前記炭化ケイ素基板内にソース領域が形成されており、前記炭化ケイ素基板上にゲート構造と、前記ゲート構造及び前記炭化ケイ素基板を被覆する誘電体層とが形成されており、前記誘電体層内に第１貫通孔及び第２貫通孔が形成されており、前記第１貫通孔は前記ゲート構造を露出させ、前記第２貫通孔は前記ソース領域の炭化ケイ素基板を露出させる。
ステップＳ２０で、ゲート金属層及びソース金属層を同時に形成し、前記ゲート金属層及びソース金属層はいずれも前記誘電体層上に位置し、且つ前記ゲート金属層は前記第１貫通孔を充填し、前記ゲート構造に接触し、前記ソース金属層は前記第２貫通孔を充填し、前記ソース領域に接触し、前記ゲート金属層とソース金属層との間に隙間がある。
ステップＳ３０で、パッシベーション層を形成し、前記パッシベーション層内に第３貫通孔を形成し、前記パッシベーション層は前記ゲート金属層、前記隙間の内壁、及び前記隙間近傍の前記ソース金属層を被覆し、前記第３貫通孔は前記隙間の内側に位置する。
ステップＳ４０で、金属被覆層とＰＩ層をこの順に形成し、前記金属被覆層は前記パッシベーション層を被覆し、前記第３貫通孔を充填し、前記ＰＩ層は前記金属被覆層を被覆する。
図４に示すように、ステップＳ１０では、前記第１貫通孔３１０は前記第２ゲート構造のフィールドプレート２４０を露出させ、前記第２貫通孔３２０は隣接する２つのゲート構造の間のソース領域１１０の炭化ケイ素基板１００を露出させる。詳細には、前記第２貫通孔３２０は隣接する２つの第１ゲート構造の間のソース領域１１０の炭化ケイ素基板１００、及び前記第１ゲート構造と第２ゲート構造との間のソース領域１１０の炭化ケイ素基板１００を露出させる。
図５に示すように、ステップＳ２０は、具体的には、以下のことを含む。
まず、前記誘電体層３００を被覆し、さらに前記第１貫通孔３１０及び第２貫通孔３２０を充填する金属膜層を、前記誘電体層３００上に形成し、これにより、前記金属膜層は前記ソース領域１１０に接触し、さらに前記第２ゲート構造のフィールドプレート２４０に接触する。
次に、エッチングプロセスによって前記金属膜層をエッチングして、ゲート金属層４２０及びソース金属層４１０を形成し、この場合、前記ゲート金属層４２０は前記第２ゲート構造のフィールドプレート２４０に接触し、前記ソース金属層４１０は前記ソース領域１１０に接触し、同時に、前記第２ゲート構造上に前記ゲート金属層４２０とソース金属層４１０とを離間させる隙間４３０を形成する。
図６に示すように、ステップＳ３０は以下を含む。
まず、パッシベーション層５００を形成し、前記パッシベーション層５００は前記ゲート金属層４２０、前記隙間４３０の内壁、及び前記隙間４３０近傍の前記ソース金属層４１０を被覆する。
次に、エッチングプロセスによって前記パッシベーション層５００内に第３貫通孔５１０を形成し、前記第３貫通孔５１０は前記隙間４３０の内側に位置し、且つ前記第３貫通孔５１０の側壁と前記隙間４３０の側壁との間に第１間隔を有し、前記第３貫通孔５１０の底壁と前記隙間４３０の底壁との間に第２間隔を有し、これにより、前記第３貫通孔５１０の底部の側壁と底壁上のパッシベーション層５００は前記隙間４３０の内壁と底壁を被覆する。ここで、前記第１間隔は第２間隔に等しくても、等しくなくてもよく、好ましくは、前記第１間隔は第２間隔に等しくてもよい。
ステップＳ４０は以下を含む。
図７に示すように、まず、金属被覆層６００を形成し、前記金属被覆層６００は前記第３貫通孔５１０を充填し、前記パッシベーション層５００を被覆するとともに、前記第２ゲート構造近傍の前記ソース金属層４１０の一部をさらに被覆し、これにより、前記金属被覆層６００は前記パッシベーション層５００の外側に前記ソース金属層４１０と連通する。
図２に示すように、ＰＩ層７００を形成し、前記ＰＩ層７００は前記金属被覆層６００を被覆する。
以上のとおり、本発明はプレーナー型炭化ケイ素ＭＯＳデバイス及びその製造方法を提供する。プレーナー型炭化ケイ素ＭＯＳデバイスは、炭化ケイ素基板、ソース領域、ゲート構造、誘電体層、ゲート金属層、ソース金属層、パッシベーション層、金属被覆層及びＰＩ層を含み、前記ソース領域は前記炭化ケイ素基板内に位置し、前記ゲート構造は前記炭化ケイ素基板上に位置し、且つ前記ソース領域は隣接する２つの前記ゲート構造の間に位置し、前記誘電体層は前記ゲート構造及び炭化ケイ素基板を被覆し、前記ゲート金属層及びソース金属層は同時に前記誘電体層上に設けられ、且つ前記ゲート金属層とソース金属層との間に隙間があり、前記ゲート金属層は前記誘電体層を貫通して前記ゲート構造に接触し、前記ソース金属層は前記誘電体層を貫通して前記ソース領域に接触し、前記パッシベーション層は前記ゲート金属層、前記隙間の内壁（即ち側壁と底壁）、及び前記隙間近傍の前記ソース金属層を被覆し、前記金属被覆層は前記パッシベーション層を被覆し、前記隙間を充填し、前記ＰＩ層は前記金属被覆層を被覆する。本発明は、前記隙間において、ＰＩ層ではなく、金属被覆層によってパッシベーション層の内側の隙間を充填する構造により、ｃｅｌｌ領域の有効面積を増加させ、さらにＰＩ層が隙間においてパッシベーション層に大きな応力を加えることを回避し、即ち、隙間の側壁におけるパッシベーション層への応力を減少させ、パッシベーション層を保護し、隙間の側壁におけるパッシベーション層の割れ現象を改善し、プレーナー型炭化ケイ素ＭＯＳデバイスの信頼性を向上させる。
また、説明すべきこととして、本明細書における「第１」、「第２」という用語の記述は、特に説明又は指摘がない限り、各コンポーネント、要素、ステップ間の論理関係又は順序関係などを表すためのものではなく、明細書における各コンポーネント、要素、ステップなどを区別するためのものに過ぎない。
本発明においては好ましい実施例で以上のように開示したが、上記実施例は本発明を限定するためのものではないことが理解される。当業者であれば、本発明の技術手段の範囲から逸脱しない限り、以上で開示した技術内容を利用して本発明の技術手段に多くの可能な変更や修飾を施したり、同等に変化した同等効果の実施例に置換したりすることができる。従って、本発明の技術手段の内容から逸脱しない限り、本発明の技術実質により以上の実施例に施すいかなる簡単な置換、同等な変化及び修飾も本発明の技術手段が保護する範囲に含まれるものとなる。
１０ 炭化ケイ素基板
２０ ゲート構造
３０ 誘電体層
４０ ゲート金属層
５０ ソース金属層
６０ ＰＡ層
６０ａ クラック
７０ ＰＩ層
１００ 炭化ケイ素基板
１１０ ソース領域
２１０ フィールド酸化層
２２０ ゲート酸化層
２３０ ポリシリコンゲート
２４０ フィールドプレート
３００ 誘電体層
３１０ 第１貫通孔
３２０ 第２貫通孔
４１０ ソース金属層
４２０ ゲート金属層
４３０ 隙間
５００ パッシベーション層
５１０ 第３貫通孔
６００ 金属被覆層
７００ ＰＩ層

Claims (15)

  1. 炭化ケイ素基板上に位置するゲート構造と、
    前記炭化ケイ素基板内であって隣接する２つの前記ゲート構造の間に位置するソース領域と、
    前記ゲート構造及び前記炭化ケイ素基板を被覆する誘電体層と、
    前記誘電体層上に設けられ、前記誘電体層を貫通し、前記ゲート構造に接触するゲート金属層と、
    前記誘電体層上に設けられ、前記誘電体層を貫通し、前記ソース領域に接触するソース金属層であって、前記ゲート金属層との間に隙間があるソース金属層と、
    前記ゲート金属層、前記隙間の内壁、及び前記隙間近傍の前記ソース金属層を被覆するパッシベーション層と、
    前記パッシベーション層を被覆し、前記隙間を充填する金属被覆層と、
    前記金属被覆層を被覆するＰＩ層と、
    を含むことを特徴とする、プレーナー型炭化ケイ素ＭＯＳデバイス。
  2. 前記ソース金属層及び前記ゲート金属層の厚さはいずれも２μｍ～１０μｍであることを特徴とする、請求項１に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  3. 前記金属被覆層の厚さは２μｍ～１０μｍであることを特徴とする、請求項１に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  4. 前記金属被覆層の材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つであることを特徴とする、請求項１に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  5. 前記ゲート構造は第１ゲート構造及び第２ゲート構造を含み、
    前記第１ゲート構造は、前記炭化ケイ素基板上に位置するゲート酸化層、及び前記ゲート酸化層上に位置するポリシリコンゲートを含み、
    前記第２ゲート構造は、ゲート酸化層、フィールド酸化層及びフィールドプレートを含み、前記ゲート酸化層と前記フィールド酸化層は前記炭化ケイ素基板上に隣接して接触して設けられ、前記フィールドプレートは前記ゲート酸化層、及び前記フィールド酸化層の少なくとも一部上に位置することを特徴とする、請求項１に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  6. 前記ゲート金属層は前記第２ゲート構造の上方に位置し、前記ゲート金属層は前記誘電体層を貫通し、前記フィールドプレートに接触し、前記ソース金属層は前記第１ゲート構造及びソース領域の上方に位置し、前記ソース金属層は前記誘電体層を貫通し、前記ソース領域の炭化ケイ素基板に接触し、
    前記隙間は前記第２ゲート構造の上方に位置することを特徴とする、請求項５に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  7. 前記金属被覆層は、前記パッシベーション層の外側に前記ソース金属層と連通するように、前記第２ゲート構造近傍の前記ソース金属層をさらに被覆することを特徴とする、請求項５に記載のプレーナー型炭化ケイ素ＭＯＳデバイス。
  8. 炭化ケイ素基板を用意するステップであって、前記炭化ケイ素基板内にソース領域が形成されており、前記炭化ケイ素基板上にゲート構造と、前記ゲート構造及び前記炭化ケイ素基板を被覆する誘電体層とが形成されており、前記誘電体層内に第１貫通孔及び第２貫通孔が形成されており、前記第１貫通孔が前記ゲート構造を露出させ、前記第２貫通孔が前記ソース領域の炭化ケイ素基板を露出させるステップと、
    ゲート金属層及びソース金属層を同時に形成するステップであって、前記ゲート金属層及び前記ソース金属層がいずれも前記誘電体層上に位置し、且つ前記ゲート金属層が前記第１貫通孔を充填し、前記ゲート構造に接触し、前記ソース金属層が前記第２貫通孔を充填し、前記ソース領域に接触し、前記ゲート金属層と前記ソース金属層との間に隙間があるステップと、
    パッシベーション層を形成し、前記パッシベーション層内に第３貫通孔を形成するステップであって、前記パッシベーション層が前記ゲート金属層、前記隙間の内壁、及び前記隙間近傍の前記ソース金属層を被覆し、前記第３貫通孔が前記隙間の内側に位置するステップと、
    金属被覆層とＰＩ層をこの順に形成するステップであって、前記金属被覆層が前記パッシベーション層を被覆し、前記第３貫通孔を充填し、前記ＰＩ層が前記金属被覆層を被覆するステップと、
    を含むことを特徴とする、プレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  9. ゲート金属層及びソース金属層を同時に形成する方法は、
    前記誘電体層を被覆し、さらに前記第１貫通孔及び前記第２貫通孔を充填する金属膜層を、前記誘電体層上に形成することと、
    エッチングプロセスによって前記金属膜層をエッチングして、前記ゲート構造に接触するゲート金属層と、前記ソース領域に接触するソース金属層とを形成するとともに、前記ゲート金属層と前記ソース金属層とを離間させる隙間を形成することと、を含むことを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  10. 前記第３貫通孔の側壁と前記隙間の側壁との間に第１間隔を有し、前記第３貫通孔の底壁と前記隙間の底壁との間に第２間隔を有することを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  11. 前記ソース金属層及び前記ゲート金属層の厚さはいずれも２μｍ～１０μｍであることを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  12. 前記金属被覆層の厚さは２μｍ～１０μｍであることを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  13. 前記金属被覆層の材料はＡｌ、ＡｌＣｕ、ＡｌＳｉＣｕから選択される少なくとも１つであることを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  14. 前記金属被覆層は、前記パッシベーション層の外側に前記ソース金属層と連通するように、前記パッシベーション層近傍の前記ソース金属層をさらに被覆することを特徴とする、請求項８に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
  15. 前記第１間隔は前記第２間隔に等しいことを特徴とする、請求項１０に記載のプレーナー型炭化ケイ素ＭＯＳデバイスの製造方法。
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