CN116387162A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法，在形成钝化层之前，先在顶层金属层上形成由第一氧化层、氮化层及第二氧化层组成的顶层金属介质层，并通过平坦化工艺使顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性，进而后续形成在顶层金属层顶表面的钝化层的分布均匀。相比现有技术，本发明在刻蚀钝化层和顶层金属介质层的过程中，刻蚀较为均匀，不会出现部分区域过刻蚀的情况，避免了过刻蚀损伤顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
在半导体制造技术领域中，通常会在半导体晶圆上制备焊盘结构，以便后续基于焊盘结构实现半导体晶圆与其他元器件的键合。其中，在制备焊盘结构的过程中，通常会先形成顶层金属层，再在该顶层金属层上形成一钝化层，并刻蚀所述钝化层形成一开口以暴露出顶层金属层，之后通过在该开口填充导电材料来引出顶层金属层，以构成焊盘结构。
通常情况下，在顶层金属层上形成钝化层的步骤包括：步骤一，如图1所示，在衬底100上形成钝化层120，钝化层120覆盖衬底100上的顶层金属层110的侧壁和顶表面以及衬底100，由于顶层金属层11的侧壁的钝化层120与顶层金属层110顶表面的钝化层120一起形成，因此两者具有相同的厚度。但顶层金属层110顶表面所需的钝化层120的厚度通常小于顶层金属层110侧壁所需的钝化层120的厚度，故，在形成钝化层120时，需按照顶层金属层110侧壁所需形成的钝化层120的厚度来沉积钝化层120。因此在形成钝化层120以后，顶层金属层110顶表面的钝化层120的厚度大于工艺所需的钝化层120的厚度，故需执行步骤二，如图2所示，对顶层金属层110顶表面的钝化层120进行化学机械研磨工艺，以去除顶层金属层110顶表面的部分厚度的钝化层120，从而减薄顶层金属层110顶表面的钝化层120。接着，执行步骤三，对化学机械研磨后的钝化层120进行刻蚀，以在钝化层120中形成钝化层120开口。
但在步骤三中，由于化学机械研磨工艺自身的研磨特性及顶层金属层的分布特性，进行化学机械研磨之后，顶层金属层110顶表面的钝化层120存在分布不均匀的情况(如图2所示)，在步骤三刻蚀钝化层120的过程中，刻蚀A区域和B区域的钝化层120均在同一工艺步骤中，为了保证A区域的钝化层120能够被刻蚀开，通常会通过A区域的钝化层120的厚度来计算刻蚀量，因此，B区域的钝化层的过刻蚀量较大，较容易损伤B区域的顶层金属层110。
另外，在上述步骤三刻蚀钝化层120的刻蚀过程中，通常采用等离子体工艺刻蚀钝化层120，在刻蚀钝化层120的过程中会产生等离子电荷，由于在刻蚀钝化层的过程中，会产生过刻蚀至B区域的顶层金属层，并会积累较多的等离子电荷。在刻蚀过程中产生的等离子电荷会通过顶层金属层110传递到器件的栅极(位于顶层金属层110的下方)上，就会在栅极和衬底100之间的栅氧化层上形成栅极漏电流。当积累的电荷超过一定数量时，这种栅极漏电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重降低。并且，积累的等离子电荷在后续的工艺中(例如当局部区域之间形成高电压差时)，会使衬底表面发生电弧，从而将衬底表面(例如光刻胶层)击穿，并破坏衬底上的膜层，甚至造成器件失效。因此，需要一种新的半导体器件的制作方法，以改善钝化层的刻蚀过程中所产生的等离子体损伤。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，以使金属层顶表面的钝化层分布均匀，避免在钝化层刻蚀过程中损伤钝化层下方的顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。
为达到上述目的，本发明提供一种半导体器件的制作方法，包括：
一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有顶层金属层，所述顶层金属层覆盖部分所述衬底；
形成顶层金属介质层，所述顶层金属介质层覆盖所述顶层金属层及所述衬底；
形成钝化层，所述钝化层覆盖所述顶层金属介质层；以及，
刻蚀所述钝化层和所述顶层金属介质层，以形成暴露出部分所述顶层金属层的顶表面的开口；
其中，所述顶层金属介质层的形成包括：
依次在所述衬底上形成第一氧化层、氮化层及第二氧化层；
进行平坦化工艺，至至少暴露出所述顶层金属层的顶表面上的氮化层。
可选的，第一氧化层和所述第二氧化层的均包括氧化硅层，所述氮化层包括氮化硅层。
可选的，所述钝化层包括氮化硅层。
可选的，所述第二氧化层的厚度大于所述第一氧化层的厚度。
可选的，所述第二氧化层的厚度为1.8um～2.2um，所述氮化层的厚度为0.2um～0.3um，所述第一氧化层的厚度为0.3um～0.5um。
可选的，通过等离子增强化学气相沉积的方式形成所述顶层金属介质和所述钝化层。
可选的，所述平坦化工艺为化学机械研磨。
可选的，所述开口的形成方法包括：
在所述钝化层上形成图案化光阻；
以图案化光阻为掩膜，刻蚀所述钝化层、氮化层及第一氧化层，至暴露出部分所述顶层金属层。
相应的，本发明还提供一种半导体器件，所述半导体器件包括：
衬底；
顶层金属层，形成于所述衬底上，并覆盖部分所述衬底；
顶层金属介质层，覆盖所述顶层金属层及所述衬底；其中，覆盖在所述衬底和顶层金属层的侧壁的顶层金属介质层依次包括第一氧化层、氮化层及第二氧化层，覆盖在所述顶层金属层的顶表面的顶层金属介质层依次包括第一氧化层和氮化层；
钝化层，覆盖所述顶层金属层。
开口，贯穿所述钝化层、所述氮化层及所述第一氧化层，暴露出所述顶层金属层的顶表面；
可选的，所述顶层金属层的顶表面的氮化层的厚度小于或等于所述衬底上的氮化层的厚度。
所述第一氧化层和所述第二氧化层的均包括氧化硅层，所述氮化层包括氮化硅层。
综上所述，本发明提供的半导体器件及其制作方法中，在形成钝化层之前，先在顶层金属层上形成由第一氧化层、氮化层及第二氧化层组成的顶层金属介质层，并通过平坦化工艺使顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性，进而后续形成在顶层金属层顶表面的钝化层的分布均匀。相比现有技术，本发明在刻蚀钝化层和顶层金属介质层的过程中，刻蚀较为均匀，不会出现部分区域过刻蚀的情况，避免了过刻蚀损伤顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。
附图说明
图1～图2是一种半导体器件的制作方法对应步骤形成的结构示意图；
图3是本发明实施例提供的半导体器件的制作方法的流程示意图；
图4～图7是本发明实施例提供的半导体器件的制作方法中对应步骤形成的结构示意图；
其中，附图标记说明如下：
100-衬底；110-顶层金属层；120-钝化层；
200-衬底；210-顶层金属层；220-顶层金属介层；220a-第一氧化层；220b-氮化层；220c-第二氧化层；230-钝化层；240-开口。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
为了便于描述，本发明一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。
图3为本发明一实施例所提供的一种半导体器件的制作方法的流程示意图，如图3所示，本实施例提供的半导体器件的制作方法，包括以下步骤：
步骤S01：提供衬底，所述衬底上形成有顶层金属层，所述顶层金属层覆盖部分所述衬底；
步骤S02：形成顶层金属介质层，所述顶层金属介质层覆盖所述顶层金属层及所述衬底；
步骤S03：形成钝化层，所述钝化层覆盖所述顶层金属介质层；以及，
步骤S04：刻蚀所述钝化层和所述顶层金属介质层，以形成暴露出部分所述顶层金属层的顶表面的开口。
图4至图7为本发明一实施例中半导体器件的制作方法所对应的各步骤的结构示意图。请参考图3所示，并结合图4至图7，详细说明本发明提供的半导体器件的制作方法。
首先，参考图4所示，执行步骤S01，提供衬底200，所述衬底上形成有顶层金属层，所述顶层金属层覆盖部分所述衬底。
具体的，提供衬底200，所述衬底200可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。本实施例中所述衬底200仅以采用硅衬底为例，此处仅为示例，本发明并不限于此。
所述顶层金属层210用于形成金属互连结构，可实现后续器件结构的电性连接关系，即所述顶层金属层210与所述衬底200之间还具有其他用于形成金属互连结构的金属层。所述衬底200上形成有介质层，介质层中嵌设有至少一层金属层，示例性的，金属层包括自下而上嵌设的第一金属层(M1)、第二金属层(M2)、第三金属层(M3)以及顶层金属层(Mt)210。介质层中嵌设的金属层的层数不做限制，根据实际情况设置，若干层金属层之间通过插塞电连接。插塞为上下两层金属层之间的介质层中的通孔中填充的导电层。
此外，所述衬底200与所述金属层之间形成有栅极和栅氧化层，为了更好的阐述本实施例的发明点，故在本实施例中省略了栅极、栅氧化层以及衬底200与顶层金属层210之间的其他用于形成金属互连结构的金属层的描述。同时在图4～图7中也相应的省略了栅极、栅氧化层以及衬底200与顶层金属层210之间的其他用于形成金属互连结构的金属层的图示。
本实施例中，所述顶层金属层210的材质可以为金属铝，在其他实施例中，所述顶层金属层210的材质可以为铝、铜、钛、镍、氮化铝、氮化钛和氮化镍中的一种或至少两种的组合，所述顶层金属层210可以通过溅射的方法形成。另外，不同区域的顶层金属的分布也有所不同，影响后序钝化层的沉积和刻蚀。
接着，参考图5所示，执行步骤S02，形成顶层金属介质层220，所述顶层金属介质层220覆盖所述顶层金属层210及所述衬底200，其中，所述顶层金属介质层的形成包括：
依次在所述衬底200上形成第一氧化层220a、氮化层220b及第二氧化层220c；
进行平坦化工艺，至至少暴露出所述顶层金属层的顶表面上的氮化层。
具体的，可以通过等离子增强化学气相沉积的方式形成所述顶层金属介质210。所述第二氧化层220c的厚度大于所述第一氧化层220a的厚度，所述第一氧化层220a的厚度大于所述氮化层220b的厚度，示例性的，所述第一氧化层的厚度为1.8um～2.2um，所述氮化层的厚度为0.2um～0.3um，所述第二氧化层的厚度为0.3um～0.5um。
所述第一氧化层220a和所述第二氧化层220c的材质相同，例如可以为氧化硅层，所述氮化层220b例如可以为氮化硅层。需要说明的是，在本发明其他实施例中，所述第一氧化层220a和所述第二氧化层220c的材质也可以不相同，例如，所述第一氧化层220a和所述第二氧化层220c还可以包括TEOS(四乙氧基硅烷)氧化物层，所述氮化层例如还可以包括SiON(氮氧化硅层)。
本实施例中，对衬底进行平坦化工艺，至所述顶层金属层210的顶表面上的顶层金属介质层220的厚度均匀度在一设定范围内，此过程中，所述平坦化工艺例如为CMP(化学机械研磨)，利用的氧化层和氮化层的研磨选择比，保证不同区域处顶层金属层210的顶表面上的顶层金属介质层220厚度的均匀性。也就是说，在进行平坦化工艺后至少暴露出所述顶层金属层的顶表面上的氮化层。
接着，参考图6所示，执行步骤S03，形成钝化层230，所述钝化层230覆盖所述顶层金属介质层220。
所述第一钝化层230的材质与氮化层230b的材质相同，例如均为氮化硅(SiN)层，通过等离子增强化学气相沉积(CVD)的方式形成。所述钝化层230与顶层金属介质层220形成叠层的保护层，比单层钝化层具有更好的热力学和机械性能，在半导体器件中，能够吸收和抵消作用在金属层的机械应力和热应力，确保制造过程中产生的各种应力不会对金属层造成机械损伤。
接着，参考图7所示，执行步骤S04，刻蚀所述钝化层230和所述顶层金属介质层220，以形成暴露出部分所述顶层金属层210的顶表面的开口240。
具体的，所述开口的形成方法包括：首先，在所述钝化层230上形成图案化的光阻(未图示)，然后，以所述图案化的光阻为掩膜，刻蚀所述钝化层230和所述顶层金属介质层220，形成开口240。由于形成顶层金属介质层220过程中进行了平坦化工艺，所述开口240在厚度方向上贯穿所述钝化层230和顶层金属层210的顶表面剩余的氮化层220b和第一氧化层220a，暴露出所述顶层金属层210，之后可通过在所述开口240中填充导电材料来引出顶层金属层210，以构成焊盘结构。
本实施例中，在形成顶层金属介质层220过程中进行了平坦化工艺，即在形成钝化层230之前，顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性。即可以选择性对后续形成的钝化层230进行减薄处理，例如，如果平坦化工艺后顶层金属层210的顶表面上的顶层金属介质层的厚度的均匀性满足需求，则无需对钝化层230进行减薄处理，无减薄处理的钝化层230的分布较为均匀，在刻蚀所述钝化层230和顶层金属介质层220的过程中，刻蚀也较为均匀，不会出现一部分区域过刻蚀的情况，进而可以避免过刻蚀损伤顶层金属层210，避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。另外，由于采用第一氧化层220a、氮化层220b及第二氧化层220c组成的顶层金属介质层及平坦化工艺，顶层金属顶表面上的厚度(第一氧化层220a、氮化层220b和钝化层230)，相比现有技术中的钝化层的厚度较薄，减少了钝化层的刻蚀时间,进一步减少刻蚀等离子体损伤危害。
相应的，本发明还提供一种半导体器件，如图7所示，所述半导体器件包括：
衬底200；
顶层金属层210，形成于所述衬底200上，并覆盖部分所述衬底200；
顶层金属介质层220，覆盖所述顶层金属层210及所述衬底200；其中，覆盖在所述衬底200和顶层金属层210的侧壁的顶层金属介质层220依次包括第一氧化层220a、氮化层220b及第二氧化层220c，覆盖在所述顶层金属层210的顶表面的顶层金属介质220层依次包括第一氧化层220a和氮化层220b；
钝化层230，覆盖所述顶层金属层220；
开口240，贯穿所述钝化层230、所述氮化层220b及所述第一氧化层220a，暴露出所述顶层金属层210的顶表面；
可选的，所述顶层金属层210的顶表面的氮化层220b的厚度小于或等于所述衬底200上的氮化层220b的厚度，所述第一氧化层220a和所述第二氧化层220c的均包括氧化硅层，所述氮化层220b包括氮化硅层。
综上所述，本发明提供的半导体器件及其制作方法中，在形成钝化层之前，先在顶层金属层上形成由第一氧化层、氮化层及第二氧化层组成的顶层金属介质层，并通过平坦化工艺使顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性，使后续形成在顶层金属层顶表面的钝化层的分布均匀。相比现有技术，本发明在刻蚀钝化层和顶层金属介质层的过程中，刻蚀较为均匀，不会出现部分区域过刻蚀的情况，避免了过刻蚀损伤顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有顶层金属层，所述顶层金属层覆盖部分所述衬底；
形成顶层金属介质层，所述顶层金属介质层覆盖所述顶层金属层及所述衬底；
形成钝化层，所述钝化层覆盖所述顶层金属介质层；以及，
刻蚀所述钝化层和所述顶层金属介质层，以形成暴露出部分所述顶层金属层的顶表面的开口；
其中，所述顶层金属介质层的形成包括：
依次在所述衬底上形成第一氧化层、氮化层及第二氧化层；
进行平坦化工艺，至至少暴露出所述顶层金属层的顶表面上的氮化层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，第一氧化层和所述第二氧化层的均包括氧化硅层，所述氮化层包括氮化硅层。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述钝化层包括氮化硅层。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述第二氧化层的厚度大于所述第一氧化层的厚度。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述第二氧化层的厚度为1.8um～2.2um，所述氮化层的厚度为0.2um～0.3um，所述第一氧化层的厚度为0.3um～0.5um。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过等离子增强化学气相沉积的方式形成所述顶层金属介质和所述钝化层。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述平坦化工艺为化学机械研磨。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述开口的形成方法包括：
在所述钝化层上形成图案化光阻；
以图案化光阻为掩膜，刻蚀所述钝化层、氮化层及第一氧化层，至暴露出部分所述顶层金属层。
9.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
顶层金属层，形成于所述衬底上，并覆盖部分所述衬底；
顶层金属介质层，覆盖所述顶层金属层及所述衬底；其中，覆盖在所述衬底和顶层金属层的侧壁的顶层金属介质层依次包括第一氧化层、氮化层及第二氧化层，覆盖在所述顶层金属层的顶表面的顶层金属介质层依次包括第一氧化层和氮化层；
钝化层，覆盖所述顶层金属层。
开口，贯穿所述钝化层、所述氮化层及所述第一氧化层，暴露出所述顶层金属层的顶表面。
10.根据权利要求9所述的半导体器件，其特征在于，所述顶层金属层的顶表面的氮化层的厚度小于或等于所述衬底上的氮化层的厚度。
11.根据权利要求9所述的半导体器件，其特征在于，所述第一氧化层和所述第二氧化层的均包括氧化硅层，所述氮化层包括氮化硅层。
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