JP7716366B2 - トリガ発生回路及び波形測定装置 - Google Patents

Description

本開示は、トリガ発生回路及び波形測定装置に関する。

従来、ディジタルオシロスコープのトリガ発生回路が知られている（例えば、特許文献１参照）。

特開平５－２０３１号公報

ディジタルオシロスコープ等の波形測定装置において、信号波形を取得するタイミングを知らせるトリガが出力されたときのプロセッサの状態によって、トリガが出力されたにもかかわらず信号波形が取得されないことがある。波形測定装置のユーザは、信号波形の取得結果が無い場合に、トリガが出力されていないために信号波形が取得されなかったのか、トリガが出力されたにもかかわらず信号波形が取得されなかったのかを確認できない。

ユーザは、トリガが出力されたにもかかわらず信号波形が取得されなかったことを認識できれば、信号波形の取得に関する設定を変更できる。設定が適切に変更されることによって波形測定の利便性が高められる。

本開示は、上述の点に鑑みてなされたものであり、波形測定の利便性を高め得るトリガ発生回路及び波形測定装置を提供することを目的とする。

幾つかの実施形態に係るトリガ発生回路は、信号処理回路に入力信号を取得させるトリガ信号を出力するトリガ信号生成部と、前記トリガ信号を出力した回数を出力するトリガカウンタとを備える。このようにすることで、ユーザが無視されるトリガ信号の数を減らすように波形測定装置の設定を変更できる。その結果、入力信号の波形を取得するための利便性が高められ得る。

一実施形態に係るトリガ発生回路は、前記入力信号に含まれるパルスの数をカウントするパルスカウンタを更に備えてよい。前記パルスカウンタは、前記入力信号に含まれるパルスが来た時間を計測してもよい。このようにすることで、取り逃がしたパルスが存在するかをユーザが認識しやすくなる。その結果、ユーザは、波形測定装置の設定を変更するか判断しやすくなる。

一実施形態に係るトリガ発生回路において、前記トリガ信号生成部は、前記トリガ信号を出力する条件を特定する設定信号を取得可能に構成されてよい。このようにすることで、トリガ信号生成部の設定が容易に変更され得る。その結果、入力信号の波形を取得するための利便性が高められ得る。

幾つかの実施形態に係る波形測定装置は、トリガ発生回路と、信号処理回路と、表示装置とを備える。前記トリガ発生回路は、信号処理回路が入力信号の取得を開始するタイミングを特定するトリガ信号を出力するトリガ信号生成部と、前記トリガ信号を出力した回数を出力するトリガカウンタとを有する。前記信号処理回路は、前記トリガ信号に基づいて前記入力信号の取得を開始し、取得した前記入力信号を処理する。前記表示装置は、前記トリガ発生回路から前記トリガ信号が出力された回数と、前記信号処理回路によって前記入力信号を取得した数とを表示する。このようにすることで、ユーザが無視されるトリガ信号の数を減らすように波形測定装置の設定を変更できる。その結果、入力信号の波形を取得するための利便性が高められ得る。

本開示に係るトリガ発生回路及び波形測定装置によれば、波形測定の利便性が高められ得る。

比較例に係る波形測定装置のブロック図である。 波形取得期間とトリガ信号との関係を示すタイムチャートである。 一実施形態に係る波形測定装置の構成例を示すブロック図である。 一実施形態に係るトリガ発生回路の構成例を示す回路図である。 トリガ発生回路の内部の信号の状態の一例を示すタイムチャートである。 波形を取得した数とトリガ信号の数との関係を示す図である。 複数のチャンネルで入力信号を受け付けるように構成されたトリガ発生回路の一例を示すブロック図である。 トリガ発生回路の各チャンネルでパルスの数をカウントした結果の一例を示す図である。

本開示に係る実施形態が、比較例と対比しながら説明される。

（比較例）
図１に示されるように、比較例に係る波形測定装置９０は、信号処理回路９１と、トリガ発生回路９２と、記憶装置９３と、表示装置９４とを備える。

トリガ発生回路９２は、入力される信号に基づいてトリガ信号を生成し、信号処理回路９１に出力する。トリガ発生回路９２は、信号処理回路９１に入力信号の取得を開始させるタイミングトリガ信号を生成するように構成される。

信号処理回路９１は、入力信号を取得したり解析したりする。信号処理回路９１は、トリガ発生回路９２からトリガ信号を取得したときに入力信号の取得を開始し、所定期間にわたって取得した入力信号を記憶装置９３に格納する。信号処理回路９１は、記憶装置９３に格納した信号に含まれるパルスの立ち上がり若しくは立ち下がり回数、又は、パルスが立ち上がったり立ち下がったりするタイミングを解析する。信号処理回路９１は、記憶装置９３に格納した信号の波形を表示装置９４に表示させたり、記憶装置９３に格納した信号の解析結果を表示装置９４に表示させたりする。

図２に示されるように、ＩＮで表される入力信号が波形測定装置９０に入力される。トリガ発生回路９２は、ＴＲで表されるパルス状のトリガ信号を生成する。信号処理回路９１は、トリガ信号（ＴＲ）のパルスが立ち上がったときに入力信号（ＩＮ）の取得を開始する。信号処理回路９１がトリガ信号に応じて入力信号を取得する期間は、ＡＰで表される。

ＴＲ１及びＴＲ３で表されるトリガ信号が生成されたときに、信号処理回路９１が入力信号を取得する期間（ＡＰ）が開始する。信号処理回路９１がトリガ信号（ＴＲ１）に応じて取得した入力信号は、ＡＷ１で表される。信号処理回路９１がトリガ信号（ＴＲ３）に応じて取得した入力信号は、ＡＷ２で表される。

信号処理回路９１は、ＡＷ１で表される入力信号を取得した後、入力信号の格納、解析又は表示のために所定期間にわたって入力信号を取得できない状態になる。信号処理回路９１が入力信号を取得できない状態になっている期間は、ＤＰで表される。ＴＲ２で表されるトリガ信号は、ＤＰで表される期間に生成されている。信号処理回路９１は、ＴＲ２で表されるトリガ信号が生成されたときに入力信号の取得を開始できない。したがって、ＴＲ２で表されるトリガ信号がトリガ発生回路９２から出力されたにもかかわらず、信号処理回路９１において入力信号が取得されない。ＤＰで表される期間に入力された入力信号に含まれるＬＷで表されるパルスは、信号処理回路９１によって取得されない。

比較例に係る波形測定装置９０において、表示装置９４は、ＡＷ１及びＡＷ２で表される入力信号の波形又は解析結果を表示する。したがって、波形測定装置９０のユーザは、ＡＷ１及びＡＷ２で表される２つの入力信号が取得された事実を認識できるものの、ＴＲ２で表されるトリガ信号に応じて入力信号が取得されなかったことを認識できない。つまり、ユーザは、ＴＲ２で表されるトリガ信号が無視されたことを認識できない。

以上述べてきたように、比較例に係る波形測定装置９０において、トリガ信号が無視されたとしても、それをユーザが認識できない。仮に、トリガ信号が無視されたことをユーザが認識できれば、ユーザは、ＤＰで表される期間にトリガ信号が生成されにくいように波形測定装置９０を設定できる。

以下、トリガ信号が無視されたことをユーザが認識できるようにする波形測定装置１（図３参照）が説明される。

（本開示の一実施形態に係る波形測定装置１の構成例）
図３に示されるように、一実施形態に係る波形測定装置１は、信号処理回路１０と、トリガ発生回路２０と、記憶装置３０と、表示装置４０とを備える。トリガ発生回路２０は、ＩＮで表される入力信号に基づいてトリガ信号を生成する。信号処理回路１０は、トリガ発生回路２０から出力されたトリガ信号に基づいて、入力信号の取得を開始する。言い換えれば、トリガ信号は、信号処理回路１０が入力信号の取得を開始するタイミングを特定する。信号処理回路１０は、取得した信号を記憶装置３０に格納してよい。信号処理回路１０は、取得した信号を解析してよい。信号処理回路１０は、取得した信号の波形を表示装置４０に表示させてよい。信号処理回路１０は、取得した信号の波形の解析結果を表示装置４０に表示させてよい。信号処理回路１０は、取得した信号の波形の数を表示装置４０に表示させてよい。つまり、信号処理回路１０は、取得した入力信号を処理してよい。

トリガ発生回路２０は、トリガカウンタ２８を備える。トリガカウンタ２８は、トリガ発生回路２０がトリガ信号を生成した回数をカウントする。トリガ発生回路２０は、トリガカウンタ２８でカウントした回数を信号処理回路１０に出力する。信号処理回路１０は、トリガ信号が生成された回数と、信号処理回路１０が取得した信号の波形の数とを表示装置４０に表示させてよい。

トリガ信号が生成された回数と信号処理回路１０が取得した信号の波形の数とが等しい場合、トリガ信号が生成された全ての機会において入力信号の波形が取得されている。トリガ信号が生成された回数に比べて信号処理回路１０が取得した信号の波形の数が少ない場合、トリガ信号が生成された機会の一部において、信号処理回路１０が入力信号の波形を取得できていない。つまり、一部のトリガ信号が無視されている。

波形測定装置１のユーザは、トリガ信号が生成された回数と信号処理回路１０が取得した信号の波形の数とを比較することによって、トリガ信号が生成された全ての機会において入力信号の波形が取得されたかを認識できる。逆に言えば、波形測定装置１のユーザは、トリガ信号が生成された回数と信号処理回路１０が取得した信号の波形の数とを比較することによって、トリガ信号が生成された機会の一部において入力信号の波形が取得されなかったことを認識できる。

以下、波形測定装置１の構成例が説明される。

＜信号処理回路１０＞
信号処理回路１０は、入力信号及びトリガ信号が入力されるように構成される。信号処理回路１０は、入力信号が入力される信号入力端子を備えてよい。信号処理回路１０は、トリガ信号が入力されるトリガ入力端子を備えてよい。信号処理回路１０は、トリガ信号が入力されたときに入力信号の波形の取得を開始するように構成される。信号処理回路１０は、入力信号の波形の取得を開始してから所定期間にわたって、入力信号をサンプリングするように構成されてよい。信号処理回路１０は、サンプリングレートを設定可能に構成されてよい。信号処理回路１０は、入力信号をサンプリングする所定期間（入力信号を１回で取得する期間）を設定可能に構成されてよい。

信号処理回路１０は、取得した入力信号の波形データを記憶装置３０等に格納してよい。波形データは、各時刻における信号強度のデータの集合として表される。信号処理回路１０は、取得した入力信号の波形を表示装置４０に表示させるための画像を生成して表示装置４０に出力してよい。波形の画像は、横軸によって時間を表し、縦軸によって信号強度を表すように生成されてよい。信号処理回路１０は、取得した入力信号の波形データを解析して解析結果を表示装置４０に表示させてよい。信号処理回路１０は、取得した入力信号の波形データの数とトリガ発生回路２０で生成されたトリガ信号の数とを表示装置４０に表示させてよい。信号処理回路１０は、取得した入力信号の波形データの数とトリガ発生回路２０で生成されたトリガ信号の数との比較結果を表示装置４０に表示させてよい。

信号処理回路１０は、ＣＰＵ（Central Processing Unit）等のプロセッサを含んで構成されてよい。信号処理回路１０は、所定のプログラムを実行することによって、入力信号の取得、格納、解析又は表示等の種々の動作を実行してよい。

信号処理回路１０は、ユーザからの入力によって動作を設定可能に構成されてよい。信号処理回路１０は、例えばサンプリングする所定期間又はサンプリングレート等を設定可能に構成されてよい。信号処理回路１０は、取得する入力信号の波形の画像における時間又は信号強度のスケールを設定可能に構成されてよい。また、信号処理回路１０は、トリガ発生回路２０の動作を設定したり制御したりするように構成されてよい。

信号処理回路１０は、ユーザからの入力を受け付けるために、入力デバイスに接続されてよい。信号処理回路１０は、入力デバイスを含んでもよい。入力デバイスは、例えば、キーボード又は物理キーを含んでもよいし、タッチパネル若しくはタッチセンサ又はマウス等のポインティングデバイスを含んでもよい。入力デバイスは、これらの例に限られず、他の種々のデバイスを含んで構成されてよい。

＜トリガ発生回路２０＞
図４に例示されるように、トリガ発生回路２０は、入力回路２１と、コンパレータ２２及び２３と、フリップフロップ２４及び２５と、論理和回路２６と、遅延回路２７と、トリガカウンタ２８とを備える。トリガ発生回路２０のうちトリガカウンタ２８の他の少なくとも一部の構成は、まとめてトリガ信号発生部とも称される。つまり、トリガ発生回路２０は、トリガ信号発生部とトリガカウンタ２８とを備えてよい。コンパレータ２２は、第１コンパレータとも称される。コンパレータ２３は、第２コンパレータとも称される。フリップフロップ２４は、第１フリップフロップとも称される。フリップフロップ２５は、第２フリップフロップとも称される。図４の構成は、トリガ発生回路２０の構成の一例である。トリガ発生回路２０は、他の種々の態様で構成されてよい。

入力回路２１は、ＩＮで表される入力信号の強度を調整するように、入力信号を増幅したり減衰させたりする。入力回路２１は、入力信号の強度の最大値がコンパレータ２２及び２３の仕様に収まるように、入力信号の強度を調整してよい。

コンパレータ２２は、入力回路２１で調整された入力信号の強度と、Ｌ１で表される第１強度とを比較した結果を出力する。コンパレータ２２は、入力回路２１で調整された入力信号の強度が第１強度より大きい場合にＨＩ信号を出力し、入力回路２１で調整された入力信号の強度が第１強度以下である場合にＬＯ信号を出力する。コンパレータ２２が出力する信号は、Ｃ１と表される。コンパレータ２２の出力信号（Ｃ１）は、フリップフロップ２４のクロック（ＣＬＫ）に入力される。

コンパレータ２３は、入力回路２１で調整された入力信号の強度と、Ｌ２で表される第２強度とを比較した結果を出力する。コンパレータ２３は、入力回路２１で調整された入力信号の強度が第２強度より大きい場合にＨＩ信号を出力し、入力回路２１で調整された入力信号の強度が第２強度以下である場合にＬＯ信号を出力する。コンパレータ２３が出力する信号は、Ｃ２と表される。コンパレータ２３の出力信号（Ｃ２）は、フリップフロップ２５のクロック（ＣＬＫ）と、遅延回路２７と、論理和回路２６とに分岐して入力される。

フリップフロップ２４は、クロック（ＣＬＫ）として立ち上がりの信号が入力されたときに、入力端子（Ｄ１）に入力されている信号のレベルを保持し、保持している信号のレベルを出力端子（Ｑ１）から出力する。フリップフロップ２５は、クロック（ＣＬＫ）として立ち下がりの信号が入力されたときに、入力端子（Ｄ２）に入力されている信号のレベルを保持し、保持している信号のレベルを出力端子（Ｑ２）から出力する。フリップフロップ２４は、セットに立ち下がりの信号が入力されたときに、入力端子に入力されている信号のレベルがＨＩであるかＬＯであるかにかかわらず、保持する信号のレベルをＨＩにする。フリップフロップ２４及び２５は、リセットに立ち下がりの信号が入力されたときに、入力端子に入力されている信号のレベルがＨＩであるかＬＯであるかにかかわらず、保持する信号のレベルをＬＯにする。

フリップフロップ２４の入力端子（Ｄ１）は、接地端子（ＬＯ）に接続される。したがって、フリップフロップ２４の入力端子（Ｄ１）にＬＯ信号が入力される。フリップフロップ２４のクロック（ＣＬＫ）は、コンパレータ２２の出力に接続される。したがって、フリップフロップ２４のクロック（ＣＬＫ）にコンパレータ２２の出力信号（Ｃ１）が入力される。フリップフロップ２４のセットは、論理和回路２６の出力に接続される。したがって、フリップフロップ２４のセットに論理和回路２６の出力信号（ＳＥＴ）が入力される。フリップフロップ２４のリセットに、リセット信号（ＲＳ）が入力される。リセット信号（ＲＳ）は、信号処理回路１０から入力される。

フリップフロップ２５の入力端子（Ｄ２）は、フリップフロップ２４の出力に接続される。したがって、フリップフロップ２５の入力端子（Ｄ２）にフリップフロップ２４の出力信号（Ｑ１）が入力される。フリップフロップ２５のクロック（ＣＬＫ）は、コンパレータ２３の出力に接続される。したがって、フリップフロップ２５のクロック（ＣＬＫ）にコンパレータ２３の出力信号（Ｃ２）が入力される。フリップフロップ２５のリセットは、遅延回路２７の出力に接続される。遅延回路２７は、コンパレータ２３の出力信号（Ｃ２）を遅延させた信号（Ｃ２＿ＤＬ）を出力する。したがって、フリップフロップ２５のリセットに遅延回路２７の出力信号（Ｃ２＿ＤＬ）が入力される。

論理和回路２６は、入力された信号の論理和を出力する。論理和回路２６は、複数の入力のうち少なくとも１つの入力がＨＩである場合にＨＩを出力し、全ての入力がＬＯである場合にＬＯを出力する。論理和回路２６は、入力端子として、リセット信号（ＲＳ）を否定した信号（リセット信号（ＲＳ）の論理をインバータで反転した信号）を入力する端子と、コンパレータ２３の出力に接続する端子と、フリップフロップ２４の出力に接続する端子とを備える。論理和回路２６は、リセット信号（ＲＳ）の否定信号と、コンパレータ２３の出力信号（Ｃ２）と、フリップフロップ２４の出力信号（Ｑ１）との論理和を、ＳＥＴで表される信号として、フリップフロップ２４のセットに出力する。

トリガ発生回路２０は、フリップフロップ２５の出力信号（Ｑ２）をトリガ信号（ＴＲ）として出力する。トリガカウンタ２８は、フリップフロップ２５の出力に接続され、トリガ信号（ＴＲ）が出力された回数（トリガ信号のパルスが立ち上がった回数）をカウントする。

図５に例示されるタイムチャートを参照して、トリガ発生回路２０の各構成部の信号の変化が説明される。入力信号（ＩＮ）は、例示されるように連続的に変化する信号であるとする。入力信号は、パルス信号であってもよい。

時刻（Ｔ１）において、リセット信号（ＲＳ）が立ち上がってＨＩになる。このとき、フリップフロップ２４のセットに入力されるＳＥＴが立ち下がってＬＯになる。ＳＥＴがＬＯになったことによって、フリップフロップ２４の出力信号（Ｑ１）が立ち上がってＨＩになる。フリップフロップ２４の出力信号（Ｑ１）がＨＩになったことによってＳＥＴが立ち下がってＬＯになる。

時刻（Ｔ２）において、入力信号（ＩＮ）の強度が第２強度（Ｌ２）より大きくなる。このとき、コンパレータ２３の出力信号（Ｃ２）が立ち上がってＨＩになる。次に、時刻（Ｔ３）において、入力信号（ＩＮ）の強度が第１強度（Ｌ１）より大きくなる。このとき、コンパレータ２２の出力信号（Ｃ１）が立ち上がってＨＩになる。コンパレータ２２の出力信号（Ｃ１）が立ち上がることによって、フリップフロップ２４は、クロック（ＣＬＫ）が入力された状態になり、入力端子（Ｄ１）に入力されているＬＯの信号を保持する。その結果、フリップフロップ２４の出力信号（Ｑ１）が立ち下がってＬＯになる。

時刻（Ｔ４）において、入力信号（ＩＮ）の強度が第１強度（Ｌ１）より小さくなる。このとき、コンパレータ２２の出力信号（Ｃ１）が立ち下がってＬＯになる。次に、時刻（Ｔ５）において、入力信号（ＩＮ）の強度が第２強度（Ｌ２）より小さくなる。この時、コンパレータ２３の出力信号（Ｃ２）が立ち下がってＬＯになる。コンパレータ２３の出力信号（Ｃ２）がＬＯになったことによって論理和回路２６の出力であるＳＥＴが立ち下がってＬＯになる。ＳＥＴが立ち下がったことによって、時刻（Ｔ６）においてフリップフロップ２４の出力信号（Ｑ１）がＨＩにセットされる。

時刻（Ｔ７）において、入力信号（ＩＮ）の強度が第２強度（Ｌ２）より大きくなる。このとき、コンパレータ２３の出力信号（Ｃ２）が立ち上がってＨＩになる。次に、時刻（Ｔ８）において、入力信号（ＩＮ）の強度が第２強度（Ｌ２）より小さくなる。このとき、コンパレータ２３の出力信号（Ｃ２）が立ち下がってＬＯになる。コンパレータ２３の出力信号（Ｃ２）は、フリップフロップ２５のクロック（ＣＬＫ）に入力される。コンパレータ２３の出力信号（Ｃ２）がＬＯになることによって、フリップフロップ２５のクロック（ＣＬＫ）に立ち下がりの信号が入力される。このとき、フリップフロップ２５は、入力端子（Ｄ２）にフリップフロップ２４から入力されているＨＩの信号を保持する。その結果、フリップフロップ２５の出力信号（Ｑ２）は、ＨＩになる。つまり、フリップフロップ２５は、トリガ信号（ＴＲ）としてＨＩの信号を出力する。

一方で、遅延回路２７の出力がＤＬで表される時間だけ遅れた時刻（Ｔ９）において立ち下がってＬＯになる。遅延回路２７の出力が立ち下がることによって、フリップフロップ２５のリセットに立ち下がりの信号が入力される。このとき、フリップフロップ２５の出力信号（Ｑ２）は、ＬＯになる。その結果、トリガ信号（ＴＲ）は、時刻（Ｔ８）から時刻（Ｔ９）までの間だけＨＩになる、パルス信号として出力される。

トリガカウンタ２８は、トリガ信号（ＴＲ）が立ち上がったときにトリガ信号（ＴＲ）が生成されたことをカウントしてよいし、トリガ信号（ＴＲ）が立ち下がったときにトリガ信号（ＴＲ）が生成されたことをカウントしてもよい。

トリガカウンタ２８は、上述したようにトリガ発生回路２０の内部に設置されてよい。トリガカウンタ２８は、フリップフロップ２５等のトリガ信号生成部に内蔵されてよい。トリガカウンタ２８は、トリガ発生回路２０の内部に設置されることによって、配線における遅延等の影響を受けにくくなる。その結果、トリガカウンタ２８は、トリガ信号が生成された回数を間違えにくくなる。トリガカウンタ２８は、トリガ発生回路２０と別体の構成としてトリガ発生回路２０と信号処理回路１０との間に接続されてもよい。

上述したように、トリガ発生回路２０は、信号処理回路１０からリセット信号（ＲＳ）、又は、第１強度（Ｌ１）及び第２強度（Ｌ２）を表す信号を取得してよい。リセット信号（ＲＳ）等によって、トリガ信号が生成される条件が制御される。つまり、トリガ発生回路２０のトリガ信号生成部がトリガ信号を出力する条件は、リセット信号（ＲＳ）又は第１強度（Ｌ１）及び第２強度（Ｌ２）を表す信号によって特定される。トリガ信号を出力する条件を特定する信号は、設定信号とも称される。トリガ信号生成部は、設定信号を取得可能に構成される。

＜記憶装置３０＞
記憶装置３０は、信号処理回路１０で取得した入力信号の波形を格納する。記憶装置３０は、信号処理回路１０の動作に用いられる各種情報、又は、信号処理回路１０のプロセッサの機能を実現するためのプログラム等を格納してよい。記憶装置３０は、信号処理回路１０のプロセッサのワークメモリとして機能してよい。記憶装置３０は、例えば半導体メモリ等を含んで構成されてよい。信号処理回路１０は、記憶装置３０の少なくとも一部を含んで構成されてもよい。

＜表示装置４０＞
表示装置４０は、信号処理回路１０から出力された情報を表示するように構成される。表示装置４０は、入力信号の波形の画像を表示してもよい。表示装置４０は、入力信号の波形の解析結果を表示してもよい。表示装置４０は、信号処理回路１０の動作を設定するための入力を受け付ける画像を表示してもよい。表示装置４０は、例えば液晶ディスプレイ等の種々のディスプレイを含んで構成されてよい。

＜演算装置５０＞
波形測定装置１は、演算装置５０を更に備えてもよい。演算装置５０は、信号処理回路１０の機能の一部を実行してよい。演算装置５０は、例えば、信号処理回路１０又はトリガ発生回路２０の動作を設定するように構成されてよい。演算装置５０は、信号処理回路１０におけるサンプリングレート又はサンプリングの所定期間を設定してよい。演算装置５０は、トリガ発生回路２０に入力する第１強度（Ｌ１）及び第２強度（Ｌ２）を設定してもよい。演算装置５０は、トリガ発生回路２０に入力するリセット信号（ＲＳ）を出力してもよい。

＜波形測定装置１の各構成の通信について＞
波形測定装置１の少なくとも一部の構成は、有線又は無線で互いに通信する通信デバイスを備えてよい。通信デバイスは、例えば、ＬＡＮ（Local Area Network）又はＲＳ－２３２Ｃ若しくはＲＳ－４８５等の通信インタフェースを備えてよい。通信デバイスは、これらに限られず、他の種々の通信インタフェースを含んで構成されてよい。

（波形測定装置１の動作例）
本実施形態に係る波形測定装置１は、入力信号に応じてトリガ信号を生成し、トリガ信号によって入力信号の波形の取得を開始する。波形測定装置１は、トリガ信号を生成した回数、及び、取得した入力信号の波形の数をカウントして表示する。ユーザは、トリガ信号が生成された回数と取得された入力信号の波形の数とによって、トリガ信号に応じて入力信号の波形が取得されているか、無視されたトリガ信号が存在するかを認識できる。

図６に例示されるように、入力信号（ＩＮ）としてパルス信号が波形測定装置１に入力されるとする。トリガ発生回路２０は、パルス信号を含むトリガ信号（ＴＲ）を生成する。トリガ発生回路２０は、ＣＴで表されるように、トリガ信号（ＴＲ）を生成した回数をカウントする。トリガ発生回路２０は、トリガ信号（ＴＲ１）を生成した時に、カウント（ＣＴ）を１にする。トリガ発生回路２０は、トリガ信号（ＴＲ２）を生成した時に、カウント（ＣＴ）を２にする。トリガ発生回路２０は、トリガ信号（ＴＲ３）を生成した時に、カウント（ＣＴ）を３にする。このようにすることで、トリガ発生回路２０は、トリガ信号を生成した回数をカウントできる。

信号処理回路１０は、トリガ信号（ＴＲ）のパルスが立ち上がったときに入力信号（ＩＮ）の波形の取得を開始する。信号処理回路１０がトリガ信号（ＴＲ）に応じて入力信号の波形を取得する期間は、ＡＰで表される。一方で、信号処理回路１０は、入力信号の波形を取得する期間（ＡＰ）の終了後に、入力信号の波形の格納、解析又は表示のために所定期間にわたって入力信号の波形を取得できない状態になる。信号処理回路１０が入力信号の波形を取得できない状態になっている期間は、ＤＰで表される。

トリガ信号（ＴＲ）のうち、ＴＲ１及びＴＲ３で表されるトリガ信号が生成されたときに、信号処理回路１０が入力信号の波形を取得する期間（ＡＰ）が開始する。信号処理回路１０がトリガ信号（ＴＲ１）に応じて取得した入力信号の波形は、ＡＷ１で表される。信号処理回路１０がトリガ信号（ＴＲ３）に応じて取得した入力信号の波形は、ＡＷ２で表される。一方で、ＴＲ２で表されるトリガ信号が生成されたときに、信号処理回路１０は、入力信号の波形を取得できない状態になっている。つまり、ＴＲ２で表されるトリガ信号はＤＰで表される期間に生成されている。この場合、ＴＲ２で表されるトリガ信号がトリガ発生回路２０から出力されたにもかかわらず、信号処理回路１０において入力信号の波形が取得されない。その結果、ＤＰで表される期間に入力された入力信号（ＩＮ）に含まれるパルス（ＬＷ）の波形は、信号処理回路１０によって取得されない。

信号処理回路１０は、取得した入力信号の波形を表示装置４０に表示させる。このようにすることで、波形測定装置１のユーザは、ＡＷ１及びＡＷ２で表される２つの入力信号の波形が取得された事実を認識できる。また、信号処理回路１０は、トリガ信号（ＴＲ）が生成された回数をトリガ発生回路２０から取得し、表示装置４０に表示させる。このようにすることで、波形測定装置１のユーザは、トリガ信号（ＴＲ）が生成された回数を認識できる。信号処理回路１０は、入力信号の波形を１つ取得したときに、トリガ信号が生成された回数をあわせて表示装置４０に表示させてよい。信号処理回路１０は、トリガ信号が生成された回数が取得した入力信号の波形の数より多くなったときに、無視されたトリガ信号が存在することを表示装置４０に表示させてよい。トリガ信号が生成された回数を表示装置４０に表示させるタイミングは、適宜定められてよい。

図６の例において、波形測定装置１のユーザは、取得された入力信号の波形の数を２つであると認識できる。また、ユーザは、トリガ信号（ＴＲ）が生成された回数を３回と認識できる。そうすると、ユーザは、ＡＷ１及びＡＷ２で表される２つの入力信号の波形の他に、取得されなかった入力信号の波形が存在することを認識できる。つまり、ユーザは、トリガ信号（ＴＲ）のうち１つが無視されたことを認識できる。ユーザは、次回以降の信号の測定において、無視されるトリガ信号（ＴＲ）の数を減らすように、信号処理回路１０又はトリガ発生回路２０の設定を変更してよい。ユーザは、信号処理回路１０における入力信号のサンプリングレートを変更してよい。ユーザは、信号処理回路１０において入力信号を１回に取得する期間の長さを変更してよい。ユーザは、トリガ発生回路２０で用いられる第１強度（Ｌ１）及び第２強度（Ｌ２）の値を変更してよい。ユーザは、トリガ発生回路２０に対してリセット信号（ＲＳ）を出力する条件又はタイミングを変更してよい。ユーザは、これらの例に限られず、波形測定装置１の種々の設定を変更してよい。

ユーザは、信号処理回路１０又は演算装置５０に出力させる設定信号を変更することによって、トリガ発生回路２０のトリガ信号生成部の設定を変更してよい。トリガ信号生成部が設定信号を取得可能に構成されることによって、トリガ信号生成部の設定が容易に変更され得る。その結果、入力信号の波形を取得するための利便性が高められ得る。

以上述べてきたように、本実施形態に係る波形測定装置１及びトリガ発生回路２０によれば、ユーザがトリガ信号の生成回数を認識できる。このようにすることで、ユーザは、無視されるトリガ信号の数を減らすように波形測定装置１の設定を変更できる。その結果、入力信号の波形を取得するための利便性が高められ得る。

（他の実施形態）
波形測定装置１の他の実施形態が説明される。

＜複数チャンネルの入力＞
波形測定装置１は、複数の入力信号のそれぞれを分けて入力できるように、入力端子に複数のチャンネルを有してよい。各チャンネルは、信号処理回路１０とトリガ発生回路２０とに信号を分岐する。トリガ発生回路２０は、図７に例示されるように、入力端子にｎ個のチャンネルを有してよい。各チャンネルは、ＣＨ＿１からＣＨ＿ｎまでとして表される。トリガ発生回路２０は、各チャンネル（ＣＨ＿１～ＣＨ＿ｎ）に接続する入力回路２１１～２１ｎを備える。入力回路２１１～２１ｎは、それぞれトリガ信号を生成する回路に接続する。トリガ発生回路２０は、少なくとも１つのチャンネルにおいて入力信号が条件を満たしたときにトリガ信号を生成するように構成されてよい。トリガ発生回路２０は、複数のチャンネルにおいて入力信号が条件を満たしたときにトリガ信号を生成するように構成されてよい。トリガ発生回路２０は、全てのチャンネルにおいて入力信号が条件を満たしたときにトリガ信号を生成するように構成されてよい。

上述したように、トリガ発生回路２０は、内部にトリガカウンタ２８を備えてよい。入力信号が複数のチャンネルに入力される場合において、トリガ信号が生成されたか判別しにくくなり得る。トリガ発生回路２０が内部にトリガカウンタ２８を備えることによって、トリガカウンタ２８は、トリガ信号が生成されるタイミングにかかわらず、トリガ信号が生成された回数を間違えにくくなる。

＜トリガ発生回路２０におけるパルスのカウント＞
入力信号がパルス信号を含む場合、信号処理回路１０は、入力信号を解析することによって、入力信号に含まれるパルス信号の数、又は、パルス信号の立ち上がり若しくは立ち下がりの時刻を解析してよい。信号処理回路１０は、入力信号に含まれるパルス信号のデューティ比を算出してもよい。

波形測定装置１は、入力信号に含まれるパルス信号の数を、トリガ発生回路２０によってカウントするように構成されてよい。具体的に、トリガ発生回路２０は、図７に例示されるように、入力信号を入力回路２１とパルスカウンタ２９とに分岐するように構成されてよい。トリガ発生回路２０は、入力端子に複数のチャンネルを有する場合、各チャンネルにおいて、入力信号を入力回路２１１～２１ｎとパルスカウンタ２９１～２９ｎとに分岐するように構成されてよい。

パルスカウンタ２９は、各チャンネルに入力される入力信号に含まれるパルスの数をカウントする。トリガ発生回路２０が入力端子に４個のチャンネルを有する場合、図８に例示されるように、各チャンネル（ＣＨ１～ＣＨ４）に入力信号が入力されるとする。ＣＨ１で表されるチャンネルは、Ｔ１３、Ｔ１５、Ｔ１８及びＴ２１で表される時刻に立ち上がった４つのパルスを含む。ＣＨ２で表されるチャンネルは、Ｔ１１、Ｔ１５、Ｔ１７、Ｔ１８、Ｔ１９及びＴ２０で表される時刻に立ち上がった６つのパルスを含む。ＣＨ３で表されるチャンネルは、Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１９及びＴ２１で表される時刻に立ち上がった５つのパルスを含む。ＣＨ４で表されるチャンネルは、Ｔ１１、Ｔ１５、Ｔ１８、Ｔ１９、Ｔ２０及びＴ２１で表される時刻に立ち上がった６つのパルスを含む。

パルスカウンタ２９は、各チャンネルにおいてパルスの数をカウントする。トリガ発生回路２０は、パルスカウンタ２９でカウントしたパルスの数を信号処理回路１０又は演算装置５０に出力する。信号処理回路１０又は演算装置５０は、パルスカウンタ２９によってカウントされたパルスの数を表示装置４０に表示させてよい。

ここで、信号処理回路１０によって取得された入力信号の波形が、ＡＷ１及びＡＷ２で表される２つの波形であるとする。このとき、Ｔ１７及びＴ１８で表される時刻に立ち上がっているパルスの波形は、信号処理回路１０によって取得されない。ユーザは、信号処理回路１０によって取得された入力信号の波形に含まれるパルスの数がパルスカウンタ２９によってカウントされたパルスの数より少ない場合に、取り逃がしたパルスが存在することを認識できる。逆に、ユーザは、信号処理回路１０によって取得された入力信号の波形に含まれるパルスの数がパルスカウンタ２９によってカウントされたパルスの数と一致する場合に、取り逃がしたパルスが存在しないことを認識できる。ユーザは、取得された入力信号の波形の数がトリガ信号の数よりも少ない場合であっても、取り逃がしたパルスが存在しない場合に、波形測定装置１の設定をそのままにしてもよい。言い換えれば、ユーザは、取り逃がしたパルスが存在する場合に波形測定装置１の設定を変更してよい。

以上述べてきたように、パルスカウンタ２９でパルスをカウントすることによって、取り逃がしたパルスが存在するかをユーザが認識しやすくなる。その結果、ユーザは、波形測定装置１の設定を変更するか判断しやすくなる。

パルスカウンタ２９は、パルスが来た時刻を計測できるように構成されてもよい。パルスが来た時刻を計測することによって、信号処理回路１０によって入力信号の波形が取得された期間外にパルスが来たかをユーザが認識しやすくなる。その結果、ユーザは、波形測定装置１の設定を変更するか判断しやすくなる。

本開示に係る実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は改変を行うことが可能であることに注意されたい。従って、これらの変形又は改変は本開示の範囲に含まれることに留意されたい。例えば、各構成部に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部を１つに組み合わせたり、或いは分割したりすることが可能である。

１ 波形測定装置
１０ 信号処理回路
２０ トリガ発生回路（２１（２１１～２１ｎ）：入力回路、２２、２３：コンパレータ、２４、２５：フリップフロップ、２６：論理和回路、２７：遅延回路、２８：カウンタ、２９（２９１～２９ｎ）：パルスカウンタ）
３０ 記憶装置
４０ 表示装置
５０ 演算装置

Claims (5)

1. 信号処理回路に入力信号を取得させるトリガ信号を出力するトリガ信号生成部と、
   前記トリガ信号を出力した回数を、前記信号処理回路が前記入力信号を取得できない状態になっている期間も含めてカウントして出力するトリガカウンタと
   を備えるトリガ発生回路。
2. 前記入力信号に含まれるパルスの数をカウントするパルスカウンタを更に備える、請求項１に記載のトリガ発生回路。
3. 前記パルスカウンタは、前記入力信号に含まれるパルスが来た時間を計測する、請求項２に記載のトリガ発生回路。
4. 前記トリガ信号生成部は、前記トリガ信号を出力する条件を特定する設定信号を取得可能に構成される、請求項１から３までのいずれか一項に記載のトリガ発生回路。
5. 信号処理回路が入力信号の取得を開始するタイミングを特定するトリガ信号を出力するトリガ信号生成部と、前記トリガ信号を出力した回数を、前記信号処理回路が前記入力信号を取得できない状態になっている期間も含めてカウントして出力するトリガカウンタとを有するトリガ発生回路と、
   前記トリガ信号に基づいて前記入力信号の取得を開始し、取得した前記入力信号を処理する信号処理回路と、
   前記トリガ発生回路から前記トリガ信号が出力された回数と、前記信号処理回路によって前記入力信号を取得した数とを表示する表示装置と
   を備える波形測定装置。