JP7709918B2 - 半導体装置、撮像装置 - Google Patents

半導体装置、撮像装置

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Description

本開示は、半導体装置及び半導体装置の製造方法、撮像装置に関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに用いられる半導体装置として、非平面トランジスタが知られている（例えば、特許文献１参照）。
特開２００６－１２１０９３号公報
特許文献１に開示された非平面トランジスタのゲート電極は、水平ゲート電極と、水平ゲート電極に連結された垂直ゲート電極とを有する。垂直ゲート電極は、半導体基板層に設けられたリセスにゲート電極物質が埋め込まれることで形成される。水平ゲート電極は、マスクパターンを用いてゲート電極物質がエッチングされることで形成される。垂直ゲート電極の形状と配置はリセスに依存し、水平ゲート電極の形状と配置はリセスとは別のマスクパターンに依存するため、垂直ゲート電極と水平ゲート電極との間に位置ズレが生じる可能性がある。
非平面トランジスタのドレイン領域（又は、ソース領域）は、水平ゲート電極をマスクに用いたイオン注入によって、自己整合的に形成される。このため、水平ゲート電極とドレイン領域（又は、ソース領域）との間には位置ズレは生じない。しかし、このイオン注入のマスクに垂直ゲート電極は用いられない。このため、水平ゲート電極と垂直ゲート電極との間に位置ズレが生じると、垂直ゲート電極とドレイン領域（又は、ソース領域）との間の距離がばらつく可能性がある。
垂直ゲート電極とドレイン領域（又は、ソース領域）との間の距離がばらつくと、ゲート－ドレイン間容量（Ｃｇｄ）などのトランジスタ特性がばらつき、ＣＭＯＳイメージセンサの性能が低下する可能性がある。
本開示はこのような事情に鑑みてなされたもので、トランジスタ特性のばらつきを抑制することができる半導体装置及び半導体装置の製造方法、撮像装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、チャネルが形成される半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する。前記半導体領域は、上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有する。前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有する。前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一である。
これによれば、ゲート電極のゲート長方向の一端において、第１部位の第１端面の位置と第２部位の第２端面の位置とが揃う。これにより、半導体装置は、第１部位をマスクに用いて形成されるドレイン領域（又は、ソース領域）と、第２部位との間の距離のばらつきを抑制することができる。これにより、半導体装置は、ゲート－ドレイン間容量（Ｃｇｄ）などのトランジスタ特性のばらつきを抑制することができる。
本開示の一態様に係る半導体装置の製造方法は、半導体基板の第１主面側に電界効果トランジスタを備える半導体装置の製造方法であって、前記半導体基板の前記第１主面側をエッチングして、前記電界効果トランジスタのチャネルとなる半導体領域に隣接する位置に第１トレンチを形成する工程と、前記半導体領域の上面と、前記半導体領域において前記第１トレンチに面する第１側面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された前記第１主面側に電極部材を形成して前記第１トレンチを埋め込む工程と、前記電極部材をエッチングしてゲート電極を形成する工程と、を含む。前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１トレンチに配置され、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有する。前記ゲート電極を形成する工程では、前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面とが面一となるように前記電極部材をエッチングする。
これによれば、ゲート電極のゲート長方向の一端において、第１部位の第１端面の位置と第２部位の第２端面の位置とが揃う。これにより、上記の製造方法は、ドレイン領域（又は、ソース領域）と第２部位３２との間の距離のばらつきが抑制され、Ｃｇｄなどのトランジスタ特性のばらつきが抑制された半導体装置を製造することができる。
本開示の一態様に係る撮像装置は、光電変換素子と、前記光電変換素子で光電変換された電気信号を伝送するための半導体装置と、を備える。前記半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、チャネルが形成される半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する。前記半導体領域は、上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有する。前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有する。前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一である。
これによれば、半導体装置は、ゲート－ドレイン間容量（Ｃｇｄ）などのトランジスタ特性のばらつきを抑制することができる。撮像装置は、この半導体装置の電界効果トランジスタを、電気信号を増幅する増幅トランジスタに用いることによって、電荷の変換効率のばらつきを抑制することができる。これにより、撮像装置は、例えばフィクスト（固定）パターンノイズを低減するなど、撮像性能を向上させることができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す図である。 図２は、本開示の実施形態１に係る画素の構成例を示す回路図である。 図３は、本開示の実施形態１に係る差動型の読出回路の構成例を示す回路図である。 図４Ａは、本開示の実施形態１に係る半導体装置の構成例を示す平面図である。 図４Ｂは、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図４Ｃは、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図４Ｄは、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図５Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図５Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図５Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図６Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図６Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図６Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図７Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図７Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図７Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図８Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図８Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図８Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図９Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図９Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図９Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１０Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１０Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１０Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１１Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１１Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１１Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１２Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１２Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１２Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す図である。 図１３Ａは、本開示の実施形態２に係る半導体装置の構成例を示す平面図である。 図１３Ｂは、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図１３Ｃは、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図１４Ａは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１４Ｂは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１５Ａは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１５Ｂは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１６Ａは、本開示の実施形態３に係る半導体装置の構成例を示す平面図である。 図１６Ｂは、本開示の実施形態３に係る半導体装置の構成例を示す断面図である。 図１６Ｃは、本開示の実施形態３に係る半導体装置の構成例を示す断面図である。 図１７Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図１７Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図１８Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図１８Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図１９Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図１９Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２０Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２０Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２１Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２１Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２２Ａは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。 図２２Ｂは、本開示の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板１０の表面１０ａに平行な方向である。Ｘ軸方向はゲート電極３０のゲート長方向であり、Ｙ軸方向はゲート電極３０のゲート幅方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体基板１０の表面１０ａと垂直に交わる方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかしながら、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。
＜実施形態１＞
（撮像装置の構成例）
図１は、本開示の実施形態１に係る撮像装置２００の構成例を示す図である。図１に示すように、撮像装置２００は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたイメージセンサ（以下、ＣＭＯＳイメージセンサ）である。撮像装置２００は、光学レンズ系（図示せず）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換し、画素信号として出力する。
図１において、撮像装置２００は、画素アレイ部２１１、垂直駆動部２１２、カラム読出し回路部２１３、カラム信号処理部２１４、水平駆動部２１５、システム制御部２１６、信号処理部２１７及びデータ格納部２１８を備える。
画素アレイ部２１１、垂直駆動部２１２、カラム読出し回路部２１３、カラム信号処理部２１４、水平駆動部２１５、システム制御部２１６、信号処理部２１７、及びデータ格納部２１８は、同一の半導体基板（チップ）又は電気的に接続された複数の積層半導体基板（チップ）上に形成されている。画素アレイ部２１１には、画素が行列状に２次元配置されている。画素は、入射光量に応じた電荷量を光電変換して内部に蓄積し、電気信号として出力を行うことが可能なフォトダイオード（本開示の「光電変換素子」の一例）を有する。
なお、画素アレイ部２１１には、有効な画素（以下、有効画素）の他に、フォトダイオードを持たない構造のダミー画素や、受光面を遮光して外部からの光入射を遮断している構造の遮光画素が行列状に２次元配置されている領域を含む場合がある。
画素アレイ部２１１には、さらに、行列状の画素配列に対して行ごとに画素駆動線２３１が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線２３２が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線２３１の一端は、垂直駆動部２１２の各行に対応した出力端に接続されている。
カラム読出し回路部２１３は、画素アレイ部２１１内の選択行画素に列ごとに定電流を供給する回路、高ゲインアンプを構成するカレントミラー回路、読出しモード切替スイッチを含む。カラム読出し回路部２１３は、画素アレイ部２１１内の選択画素内のトランジスタと共に増幅器を構成し、電荷信号を電圧信号に変換して垂直画素配線２３２に出力する。
垂直駆動部２１２は、画素アレイ部２１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。垂直駆動部２１２は、シフトレジスタやアドレスデコーダなどによって構成されている。
垂直駆動部２１２によって選択走査された画素行の各画素から出力される画素信号は、垂直画素配線２３２の各々を通してカラム信号処理部２１４に供給される。カラム信号処理部２１４は、画素アレイ部２１１の画素列ごとに、選択行の各画素から垂直画素配線２３２を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
水平駆動部２１５は、カラム信号処理部２１４の画素列に対応する単位回路を順番に選択する。水平駆動部２１５による選択走査により、カラム信号処理部２１４で信号処理された画素信号が順番に信号処理部２１７に出力される。水平駆動部２１５は、シフトレジスタやアドレスデコーダなどによって構成されている。
システム制御部２１６は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成されている。システム制御部２１６は、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２１２、カラム信号処理部２１４及び水平駆動部２１５などの駆動制御を行う。
撮像装置２００はさらに、信号処理部２１７及びデータ格納部２１８を備える。信号処理部２１７は、カラム信号処理部２１４から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部２１８は、信号処理部２１７での信号処理に当たって、その処理に必要なデータを一時的に格納する。信号処理部２１７及びデータ格納部２１８は、撮像装置２００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）に設けられていてもよいし、ソフトウェアによる処理でも構わない。また、信号処理部２１７及びデータ格納部２１８は、撮像装置２００と同じ基板（例えば、後述の半導体基板１０）に設けられていてもよい。
（画素の構成例）
次に、画素アレイ部２１１に行列状に２次元配置されている画素の回路構成例を説明する。図２は、本開示の実施形態１に係る画素ＰＵの構成例を示す回路図である。図２に示すように、画素ＰＵは、フォトダイオードＰＤ、転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを有する。また、画素ＰＵは、浮遊拡散領域ＦＤを有する。
フォトダイオードＰＤのアノードは接地されており、フォトダイオードのカソードは、転送トランジスタＴＲのソースに接続されている。転送トランジスタＴＲのドレインは、それぞれリセットトランジスタＲＳＴのソース及び増幅トランジスタＡＭＰのゲートに接続されており、この接続点が浮遊拡散領域ＦＤを構成している。
また、リセットトランジスタＲＳＴのドレインは、垂直リセット入力線２６１に接続されており、増幅トランジスタＡＭＰのソースは、垂直電流供給線２６２に接続されている。増幅トランジスタＡＭＰのドレインは、選択トランジスタＳＥＬのソースに接続されており、選択トランジスタＳＥＬのドレインは、垂直信号線ＶＳＬに接続されている。垂直リセット入力線２６１、垂直電流供給線２６２及び垂直信号線ＶＳＬは、それぞれ、垂直画素配線２３２（図１参照）の一部である。
転送トランジスタＴＲ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬの各ゲートは、それぞれ、駆動線ＴＲ－Ｌ、ＲＳＴ－Ｌ、ＳＥＬ－Ｌを介して垂直駆動部２１２（図１参照）にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。駆動線ＴＲ－Ｌ、ＲＳＴ－Ｌ、ＳＥＬ－Ｌは、それぞれ、画素駆動線２３１（図１参照）の一部である。
（差動画素読出し回路の構成例）
図３は、本開示の実施形態１に係る差動型の読出回路１５０の構成例を示す回路図である。図３に示すように、差動型の読出回路１５０は、電荷信号の読み出しを行う読出画素ＰＵＳと、電荷信号なしの基準電圧を与える参照画素ＰＵＲと、ＰＭＯＳトランジスタからなるカレントミラー回路１５１と、画素に定電流を供給する負荷ＭＯＳ回路１５２とを備える。読出画素ＰＵＳ及び参照画素ＰＵＲは、それぞれ、図２に示した画素ＰＵと同じ構成を有する。
読出画素ＰＵＳにおいて、リセットトランジスタＲＳＴのドレインは、読出し側の垂直リセット入力線２６１Ｓに接続されている。増幅トランジスタＡＭＰのソースは、読出し側の垂直電流供給線２６２Ｓに接続されている。増幅トランジスタＡＭＰのドレインは、選択トランジスタＳＥＬのソースに接続されている。選択トランジスタＳＥＬのドレインは、読出し側の垂直信号線ＶＳＬＳに接続されている。
読出画素ＰＵＳにおいて、転送トランジスタＴＲ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各ゲートは、画素駆動線２３１（図１参照）を介して、垂直駆動部２１２（図１参照）に接続されている。垂直駆動部２１２から、画素駆動線２３１を介して、転送トランジスタＴＲ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各ゲートに、読み出し用の駆動信号がそれぞれ供給される。
読出し側の垂直信号線ＶＳＬＳは、読出し側の垂直リセット入力線２６１Ｓと、カレントミラー回路１５１に含まれる読出し側のＰＭＯＳトランジスタ１５３Ｓのドレインと、差動型の読出回路１５０の出力端子Ｖｏｕｔとに接続されている。読出し側のリセットトランジスタＲＳＴがオンしているとき、垂直リセット入力線２６１Ｓは浮遊拡散領域ＦＤに接続され、読出回路１５０の出力信号が負帰還される。
参照画素ＰＵＲにおいて、リセットトランジスタＲＳＴのドレインは、参照側の垂直リセット入力線２６１Ｒに接続されている。増幅トランジスタＡＭＰのソースは、参照側の垂直電流供給線２６２Ｒに接続されている。増幅トランジスタＡＭＰのドレインは、選択トランジスタＳＥＬのソースに接続されている。選択トランジスタＳＥＬのドレインは、参照側の垂直信号線ＶＳＬＲに接続されている。
参照画素ＰＵＲにおいて、転送トランジスタＴＲ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各ゲートには、画素駆動線２３１（図１参照）を介して、垂直駆動部２１２（図１参照）に接続されている。垂直駆動部２１２から、画素駆動線２３１を介して、転送トランジスタＴＲ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各ゲートに、参照用の駆動信号がそれぞれ供給される。
参照側の垂直信号線ＶＳＬＲは、カレントミラー回路１５１に含まれる参照側のＰＭＯＳトランジスタ１５３Ｒのドレイン及びゲート、並びに読出し側のＰＭＯＳトランジスタ１５３Ｓのゲートにそれぞれ接続されている。
参照側の垂直リセット入力線２６１Ｒは、電源Ｖｒｓｔに接続されている。リセット時には、選択された参照画素ＰＵＲの増幅トランジスタＡＭＰの入力端子に、垂直リセット入力線２６１Ｒを通して任意の入力電圧信号が印加される。
読出し側の垂直電流供給線２６２Ｓ及び参照側の垂直電流供給線２６２Ｒは、接続点Ｖｃｏｍで互いに接続された後、一定電流源である負荷ＭＯＳ回路１５２に接続されている。差動型の読出回路１５０では、読出画素ＰＵＳの増幅トランジスタＡＭＰと参照画素ＰＵＲの増幅トランジスタＡＭＰとが差動増幅器（差動増幅回路）を構成しており、読出画素ＰＵＳのフォトダイオードＰＤで検出された電荷信号に応じた電圧信号が、出力端子Ｖｏｕｔを介して出力される。
（半導体装置の構成例）
次に、図１に示した画素アレイ部２１１を構成する半導体装置について説明する。図４Ａは、本開示の実施形態１に係る半導体装置１００の構成例を示す平面図である。図４Ｂから図４Ｄは、本開示の実施形態１に係る半導体装置１００の構成例を示す断面図である。具体的には、図４Ｂは、図４Ａに示す平面図をＸ軸に平行なＡ４－Ａ’４線で切断した断面を示している。図４Ｃは、図４Ａに示す平面図をＸ軸に平行なＢ４－Ｂ’４線で切断した断面を示している。図４Ｄは、図４Ａに示す平面図をＹ軸に平行なＣ４－Ｃ’４線で切断した断面を示している。
図４Ａから図４Ｄに示すように、半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた複数のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１Ａ、１Ｂ（本開示の「電界効果トランジスタ」の一例）と、半導体基板１０に設けられた素子分離層１３と、を備える。
半導体基板１０は、例えば単結晶のシリコンで構成されている。半導体基板１０は、表面１０ａ（本開示の「第１主面」の一例）と、表面１０ａの反対側に位置する裏面１０ｂと、を有する。半導体基板１０の表面１０ａ側に、ＭＯＳトランジスタ１Ａ、１Ｂが設けられている。素子分離層１３は、表面１０ａに平行な水平方向で隣り合う素子同士を電気的に分離するための絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。
ＭＯＳトランジスタ１Ａ、１Ｂは、第１導電型（例えば、Ｎ型）のトランジスタである。例えば、ＭＯＳトランジスタ１Ａは増幅トランジスタＡＭＰ（図２、図３参照）であり、ＭＯＳトランジスタ１Ｂは選択トランジスタＳＥＬ（図２、図３参照）である。ＭＯＳトランジスタ１Ａ、１Ｂは、互いに直列に接続されている。
ＭＯＳトランジスタ１Ａ、１Ｂは、それぞれ、チャネルが形成される第２導電型（例えば、Ｐ型）の半導体領域１１と、ゲート絶縁膜２０と、ゲート電極３０と、サイドウォール３９と、半導体基板１０に設けられた第２導電型の不純物拡散層４１、４２とを備える。
不純物拡散層４１、４２の一方はソース領域であり、他方はドレイン領域である。例えば、ＭＯＳトランジスタ１Ａにおいて、不純物拡散層４１はソース領域であり、不純物拡散層４２はドレイン領域である。ＭＯＳトランジスタ１Ｂにおいて、不純物拡散層４１はドレイン領域であり、不純物拡散層４２はソース領域である。図４Ｂは、ＭＯＳトランジスタ１Ａ、１Ｂが不純物拡散層４２を共有している態様を例示している。
半導体領域１１は、例えば半導体基板１０の一部であり、単結晶のシリコンで構成されている。半導体領域１１は、半導体基板１０の表面１０ａ側の一部をエッチングすることにより形成された部位であり、その形状は例えばフィン（Ｆｉｎ）形状である。
半導体領域１１は、Ｘ軸方向に長く、Ｙ軸方向に短い形状を有する。例えば、Ｘ軸方向における半導体領域１１の長さは、１５０ｎｍ以上７００ｎｍ以下である。Ｙ軸方向における半導体領域１１の長さ（幅）は、１５ｎｍ以上１０００ｎｍ以下である。Ｚ軸方向における半導体領域１１の長さ（深さ）は、１００ｎｍ以上１０００ｎｍ以下である。
Ｙ軸方向において、半導体領域１１の一方の側にはトレンチＨ１（本開示の「第１トレンチ」の一例）が設けられ、半導体領域１１の他方の側にはトレンチＨ２（本開示の「第２トレンチ」の一例）が設けられている。トレンチＨ１には、ゲート電極３０の第２部位３２が配置されている。トレンチＨ２には、ゲート電極３０の第３部位３３が配置されている。第２部位３２及び第３部位３３については後で説明する。半導体領域１１は、トレンチＨ１に配置された第２部位３２と、トレンチＨ２に配置された第３部位３３とによって、Ｙ軸方向から挟まれている。
ゲート絶縁膜２０は、半導体領域１１の上面１１ａと、第１側面１１ｂと、第２側面１１ｃとを覆うように設けられている。半導体領域１１の上面１１ａは、半導体基板１０の表面１０ａの一部である。第１側面１１ｂは、Ｙ軸方向において上面１１ａの一方の側に位置する。第２側面１１ｃは、Ｙ軸方向において上面１１ａの他方の側に位置する。ゲート絶縁膜２０は、例えばＳｉＯ２膜で構成されている。
ゲート電極３０は、ゲート絶縁膜２０を介して半導体領域１１を覆っている。例えば、ゲート電極３０は、半導体領域１１の上面１１ａとゲート絶縁膜２０を介して向かい合う第１部位３１と、半導体領域１１の第１側面１１ｂとゲート絶縁膜２０を介して向かい合う第２部位３２と、半導体領域１１の第２側面１１ｃとゲート絶縁膜２０を介して向かい合う第３部位３３と、を有する。第１部位３１の下面に、第２部位３２と第３部位３３とがそれぞれ接続している。なお、第１部位３１を水平ゲート電極と呼んでもよい。第２部位及３２及び第３部位３３をそれぞれ垂直ゲート電極と呼んでもよい。
これにより、ゲート電極３０は、半導体領域１１の上面１１ａと、第１側面１１ｂと、第２側面１１ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極３０は、半導体領域１１に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０は、半導体領域１１を完全空乏化することが可能となっている。ゲート電極３０は、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。
サイドウォール３９は、ゲート電極３０の周囲に設けられている。サイドウォール３９は、例えばシリコン窒化膜（ＳｉＮ）で構成されている。
不純物拡散層４１、４２は、それぞれ、半導体基板１０の表面１０ａと、その近傍に設けられている。Ｘ軸方向において、不純物拡散層４１は半導体領域１１の一方の側に接続し、不純物拡散層４２は半導体領域１１の他方の側に接続している。不純物拡散層４１、４２は、それぞれ第１導電型（例えば、Ｎ型）である。
本開示の実施形態に係るＭＯＳトランジスタ１Ａは、トレンチＨ１、Ｈ２にゲート電極３０の第２部位３２と第３部位３３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ１Ａは、半導体領域１１がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタ１Ａは、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。同様に、ＭＯＳトランジスタ１Ｂも、掘り込みゲート構造のＭＯＳトランジスタ、フィンフェット、又は、掘り込みＦｉｎＦＥＴと呼んでもよい。
ＭＯＳトランジスタ１Ａ、１Ｂの各々において、ゲート電極３０は、Ｘ軸方向の一端の側（例えば、不純物拡散層４２側）に端面３０ｄを有し、Ｘ軸方向の他端の側（例えば、不純物拡散層４１側）に端面３０ｅを有する。端面３０ｄは、第１部位３１の端面３１ｄ（本開示の「第１端面」の一例）と、第２部位３２の端面３２ｄ（本開示の「第２端面」の一例）と、第３部位３３の端面３３ｄ（本開示の「第３端面」の一例）と、を含む。端面３０ｅは、第１部位３１の端面３１ｅと、第２部位３２の端面３２ｅと、第３部位３３の端面３３ｅと、を含む。
実施形態１に係る半導体装置１００では、端面３１ｄと端面３２ｄとの間、及び、端面３１ｄと端面３３ｄとの間に、それぞれ段差は無い（又は、ほぼ無い）。端面３１ｄ、３２ｄ、３３ｄは面一となっている。一方、端面３１ｅと端面３２ｅとの間、及び、端面３１ｅと端面３３ｅとの間には、それぞれ段差がある。端面３１ｅ、３２ｅ、３３ｅは面一ではない。
（半導体装置の製造方法）
次に、本開示の実施形態１に係る半導体装置１００の製造方法を説明する。半導体装置１００は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図５Ａから図１２Ｃは、本開示の実施形態１に係る半導体装置１００の製造方法を工程順に示す図である。図５Ａから図１２Ｃにおいて、各図のＡは平面図であり、各図のＢは各図のＡをＡ－Ａ’線で切断した断面図であり、各図のＣは各図のＡをＢ－Ｂ’線で切断した断面図である。
図５Ａから図５Ｃにおいて、製造装置は、ＣＶＤ法を用いて、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ２膜）１５、シリコン窒化膜（ＳｉＮ膜）１７を順次形成する。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、掘り込み領域のシリコン窒化膜１７、シリコン酸化膜１５及び半導体基板１０を部分的に除去する。これにより、製造装置は、掘り込み領域にトレンチＨ１１を形成する。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板１０の上方にシリコン酸化膜を形成して、トレンチＨ１１を埋め込む。次に、製造装置は、シリコン酸化膜にＣＭＰ処理を施して、平坦化する。このＣＭＰ処理では、シリコン窒化膜１７が研磨ストップ層として機能する。これにより、シリコン酸化膜から素子分離層１３が形成される。
次に、図６Ａから図６Ｃに示すように、製造装置は、半導体基板１０の上方にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、トレンチＨ１、Ｈ２（図４Ｄ参照）が形成される領域と、トレンチＨ１、Ｈ２で挟まれた領域とを開口し、それ以外の領域を覆う形状を有する。次に、製造装置は、レジストパターンＲＰ１とシリコン窒化膜１７とをマスクに用いて、素子分離層１３をエッチングして除去する。これにより、図７Ａから図７Ｃに示すように、トレンチＨ１、Ｈ２が形成される。その後、製造装置は、レジストパターンＲＰ１を除去する。
次に、図８Ａから図８Ｃに示すように、製造装置は、シリコン窒化膜１７を除去する。シリコン窒化膜１７の除去工程では、シリコン酸化膜１５がエッチングストップ層として機能する。次に、製造装置は、シリコン酸化膜１５を除去する。これにより、シリコン酸化膜１５下から半導体基板１０の表面１０ａが露出する。
次に、製造装置は、半導体基板１０を熱酸化する。これにより、図９Ａから図９Ｃに示すように、半導体基板１０の表面１０ａにゲート絶縁膜２０が形成される。トレンチＨ１、Ｈ２で挟まれた半導体領域１１の上面１１ａ、第１側面１１ｂ及び第２側面１１ｃにゲート絶縁膜２０が形成される。
次に、図１０Ａから図１０Ｃに示すように、製造装置は、ＣＶＤ法を用いて、半導体基板１０の上方にポリシリコン膜３０’（本開示の「電極部材」の一例）を形成して、トレンチＨ１、Ｈ２を埋め込む。次に、製造装置は、ポリシリコン膜３０’上にレジストパターン（図示せず）を形成する。レジストパターンは、ゲート電極が形成される領域を覆い、それ以外の領域を開口する形状を有する。次に、製造装置は、レジストパターンをマスクに用いて、ポリシリコン膜３０’をエッチングして除去する。これにより、図１１Ａから図１１Ｃに示すように、製造装置はゲート電極３０を形成する。
ゲート電極３０を形成するためのエッチング工程では、ポリシリコン膜３０’に対するオーバエッチを十分に行って、ゲート電極３０同士を互いに分離する。半導体領域１１の上面１１ａ、第１側面１１ｂ及び第２側面１１ｃはゲート絶縁膜２０で覆われているため、ポリシリコン膜３０’がオーバエッチされた領域ＡＲ１においても、半導体領域１１はエッチングされずに残される。その後、製造装置は、レジストパターンを除去する。
次に、製造装置は、半導体基板１０の上方にシリコン窒化膜を形成する。次に、製造装置は、シリコン窒化膜をエッチバックする。これにより、図１２Ａから図１２Ｃに示すように、製造装置は、ゲート電極３０の周囲にサイドウォール３９を形成する。
次に、製造装置は、ゲート電極３０とサイドウォール３９とをマスクに用いて、半導体基板１０の表面１０ａ側に第１導電型の不純物をイオン注入する。そして、製造装置は、不純物がイオン注入された半導体基板１０にアニール処理を施して、不純物を活性化させる。これにより、製造装置は、半導体基板１０の表面１０ａ側に、ソース領域又はドレイン領域となる不純物拡散層４１、４２（図４Ａ及び図４Ｂ参照）を形成する。
以上の工程を経て、掘り込みゲート構造のＭＯＳトランジスタ１Ａ、１Ｂを有する半導体装置１００が完成する。
以上説明したように、本開示の実施形態１に係る半導体装置１００は、半導体基板１０と、半導体基板１０の表面１０ａ側に設けられたＭＯＳトランジスタ１Ａ、１Ｂと、を備える。ＭＯＳトランジスタ１Ａ、１Ｂは、チャネルが形成される半導体領域１１と、半導体領域１１を覆うゲート電極３０と、半導体領域１１とゲート電極３０との間に配置されたゲート絶縁膜２０と、を有する。半導体領域１１は、上面１１ａと、ゲート電極３０のゲート幅方向（例えば、Ｙ軸方向）において上面１１ａの一方の側に位置する第１側面１１ｂと、を有する。ゲート電極３０は、上面１１ａとゲート絶縁膜２０を介して向かい合う第１部位３１と、第１側面１１ｂとゲート絶縁膜２０を介して向かい合う第２部位３２と、を有する。ゲート電極３０のゲート長方向（例えば、Ｘ軸方向）の一端において、第１部位３１の端面３１ｄと第２部位３２の端面３２ｄは面一である。
これによれば、Ｘ軸方向の一端において、第１部位３１の端面３１ｄの位置と第２部位３２の端面３２ｄの位置とが揃う。これにより、半導体装置１００は、第１部位３１をマスクに用いて形成されるドレイン領域（又は、ソース領域）と、第２部位３２との間の距離のばらつきを抑制することができる。例えば、半導体装置１００は、ＭＯＳトランジスタ１Ａにおいて、ドレイン領域となる不純物拡散層４２とゲート電極３０の第２部位３２との間の距離のばらつきを抑制することができる。これにより、半導体装置１００は、ゲート－ドレイン間容量（Ｃｇｄ）などのトランジスタ特性のばらつきを抑制することができる。
また、半導体領域１１は、Ｙ軸方向において上面１１ａの他方の側に位置する第２側面１１ｃ、をさらに有する。ゲート電極３０は、第２側面１１ｃとゲート絶縁膜２０を介して向かい合う第３部位３３、をさらに有する。ゲート電極３０のＸ軸方向の一端において、第１部位３１の端面３１ｄと、第３部位３３の端面３３ｄは面一である。
これによれば、Ｘ軸方向の一端において、第１部位３１の端面３１ｄの位置と、第３部位３３の端面３３ｄの位置とが揃う。これにより、半導体装置１００は、第１部位３１をマスクに用いて形成されるドレイン領域（又は、ソース領域）と、第３部位３３との間の距離のばらつきを抑制することができる。これにより、半導体装置１００は、Ｃｇｄなどのトランジスタ特性のばらつきをさらに抑制することができる。
本開示の実施形態１に係る半導体装置１００の製造方法は、半導体基板１０の表面１０ａ側にＭＯＳトランジスタ１Ａ、１Ｂを備える半導体装置の製造方法であって、半導体基板１０の表面１０ａ側をエッチングしてトレンチＨ１を形成する工程と、トレンチＨ１に隣接する半導体領域１１の上面１１ａと、半導体領域１１においてトレンチＨ１に面する第１側面１１ｂとにゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０が形成された表面１０ａ側にポリシリコン膜３０’を形成してトレンチＨ１を埋め込む工程と、ポリシリコン膜３０’をエッチングしてゲート電極３０を形成する工程と、を含む。ゲート電極３０は、上面１１ａとゲート絶縁膜２０を介して向かい合う第１部位３１と、トレンチＨ１に配置され、第１側面１１ｂとゲート絶縁膜２０を介して向かい合う第２部位３２と、を有する。ゲート電極３０を形成する工程では、ゲート電極３０のＸ軸方向の一端において、第１部位３１の端面３１ｄと第２部位３２の端面３２ｄとが面一となるようにポリシリコン膜３０’をエッチングする。
これによれば、Ｘ軸方向の一端において、第１部位３１の端面３１ｄの位置と第２部位３２の端面３２ｄの位置とが揃う。これにより、製造方法は、ドレイン領域（又は、ソース領域）と第２部位３２との間の距離のばらつきが抑制され、Ｃｇｄなどのトランジスタ特性のばらつきが抑制された半導体装置を製造することができる。
本開示の実施形態に係る撮像装置２００は、フォトダイオードＰＤと、フォトダイオードＰＤで光電変換された電気信号を伝送するための半導体装置１００と、を備える。半導体装置１００は、Ｃｇｄなどのトランジスタ特性のばらつきを抑制することができる。撮像装置２００は、この半導体装置１００のＭＯＳトランジスタ１Ａを、電気信号を増幅する増幅トランジスタに用いることによって、電荷の変換効率のばらつきを抑制することができる。これにより、撮像装置２００は、例えばフィクスト（固定）パターンノイズを低減するなど、撮像性能を向上させることができる。
＜実施形態２＞
上記の実施形態１では、ゲート電極３０のＸ軸方向の一端において、端面が面一であることを説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、ゲート電極３０の一端だけでなく、他端においても端面が面一であってもよい。つまり、ゲート電極３０のＸ軸方向の両端で、端面がそれぞれ面一であってもよい。
図１３Ａは、本開示の実施形態２に係る半導体装置１００Ａの構成例を示す平面図である。図１３Ｂ及び図１３Ｃは、本開示の実施形態２に係る半導体装置１００Ａの構成例を示す断面図である。具体的には、図１３Ｂは、図１３Ａに示す平面図をＸ軸に平行なＡ１３－Ａ’１３線で切断した断面を示している。図１３Ｃは、図１３Ａに示す平面図をＸ軸に平行なＢ１３－Ｂ’１３線で切断した断面を示している。
図１３Ａから図１３Ｂに示すように、実施形態２に係る半導体装置１００Ａは、ＭＯＳトランジスタ１Ａ、１Ｂを備える。ＭＯＳトランジスタ１Ａ、１Ｂの各々において、ゲート電極３０は、Ｘ軸方向の一端の側に端面３０ｄを有し、Ｘ軸方向の他端の側に端面３０ｅを有する。端面３０ｄは、第１部位３１の端面３１ｄ（本開示の「第１端面」の一例）と、第２部位３２の端面３２ｄ（本開示の「第２端面」の一例）と、第３部位３３の端面３３ｄ（本開示の「第３端面」の一例）と、を含む。端面３０ｅは、第１部位３１の端面３１ｅ（本開示の「第１端面」の他の例）と、第２部位３２の端面３２ｅ（本開示の「第２端面」の他の例）と、第３部位３３の端面３３ｅ（本開示の「第３端面」の他の例）と、を含む。
半導体装置１００Ａでは、端面３１ｄと端面３２ｄとの間、及び、端面３１ｄと端面３３ｄとの間に、それぞれ段差は無い（又は、ほぼ無い）。端面３１ｄ、３２ｄ、３３ｄは面一となっている。同様に、端面３１ｅと端面３２ｅとの間、及び、端面３１ｅと端面３３ｅとの間にも、それぞれ段差は無い（又は、ほぼ無い）。端面３１ｅ、３２ｅ、３３ｅは面一となっている。つまり、ゲート電極３０のＸ軸方向の両端において、端面はそれぞれ面一となっている。
このような構成により、半導体装置１００Ａは、実施形態１に係る半導体装置１００と同様の効果を奏する。また、半導体装置１００Ａでは、Ｘ軸方向の他端においても、第１部位３１の端面３１ｅの位置と、第２部位３２の端面３２ｅの位置と、第３部位３３の端面３３ｅの位置とが揃う。これにより、半導体装置１００は、ＭＯＳトランジスタ１Ａ、１Ｂの各々において、ゲート－ドレイン間容量（Ｃｇｄ）のばらつきと、ゲート－ソース間容量（Ｃｇｓ）のばらつきとをそれぞれ抑制することができる。
次に、半導体装置１００Ａの製造方法を説明する。図１４Ａから図１５Ｂは、本開示の実施形態２に係る半導体装置１００Ａの製造方法を工程順に示す断面図である。図１４Ａから図１５Ｂにおいて、各図のＡは図１３Ｂに示した断面の製造過程を示し、各図のＢは図１３Ｃに示した断面の製造過程を示す。なお、半導体装置１００Ａの製造方法において、図１０Ａから図１０Ｃに示したポリシリコン膜３０’の形成工程までは、実施形態１で説明した半導体装置１００の製造方法と同じである。
ポリシリコン膜３０’の形成後、製造装置は、ポリシリコン膜３０’上にレジストパターン（図示せず）を形成する。レジストパターンは、ゲート電極が形成される領域を覆い、それ以外の領域を開口する形状を有する。次に、製造装置は、レジストパターンをマスクに用いて、ポリシリコン膜３０’をエッチングして除去する。これにより、図１４Ａ及び図１４Ｂに示すように、製造装置はゲート電極３０を形成する。その後、製造装置は、レジストパターンを除去する。
図１４Ａ及び図１４Ｂに示すゲート電極３０の形成工程では、ゲート電極３０のＸ軸方向の一端の側だけでなく他端の側においても、第１部位３１に続いて、第２部位３２と第３部位３３とがエッチングされる。このため、ゲート電極３０の他端の側の端面３１ｅ、３２ｅ、３３ｅは面一となる。また、ゲート電極３０の端面３２ｅ、３３ｅとトレンチＨ１１内の素子分離層１３との間に、トレンチＨ１１内のポリシリコン膜３０’をエッチングしたことによる隙間Ｓ１が生じる。
次に、製造装置は、半導体基板１０の上方にシリコン窒化膜を形成する。上記の隙間Ｓ１は、シリコン窒化膜によって埋め込まれる。次に、製造装置は、シリコン窒化膜をエッチバックする。これにより、図１５Ａ及び図１５Ｂに示すように、製造装置は、ゲート電極３０の周囲にサイドウォール３９を形成する。半導体装置１００Ａでは、隙間Ｓ１に面した端面３２ｅ、３３ｅも、サイドウォール３９で覆われた構造となる。
半導体装置１００Ａの製造方法において、これ以降の工程は、実施形態１に係る半導体装置１００の製造方法と同じである。製造装置は、ゲート電極３０とサイドウォール３９とをマスクに用いて不純物をイオン注入し、半導体基板１０にアニール処理を施す。これにより、製造装置は、ソース領域又はドレイン領域となる不純物拡散層４１、４２（図１３Ａ及び図１３Ｂ参照）を形成する。以上の工程を経て、掘り込みゲート構造のＭＯＳトランジスタ１Ａ、１Ｂを有する半導体装置１００Ａが完成する。
＜実施形態３＞
上記の実施形態１では、ゲート絶縁膜２０がＳｉＯ２膜で構成され、ゲート電極３０がポリシリコン膜で構成されることを説明した。しかしながら、本開示の実施形態において、ゲート絶縁膜とゲート電極の各材料はこれに限定されない。例えば、ゲート絶縁膜は、ＳｉＯ２膜よりも比誘電率が高い高誘電率膜（Ｈｉｇｈ－ｋ絶縁膜）で構成されていてもよい。また、ゲート電極は、メタル材料で構成されていてもよい。高誘電率膜と半導体基板との間には、半導体基板を熱酸化することで形成される絶縁膜（以下、熱酸化膜）が配置されていてもよい。
図１６Ａは、本開示の実施形態３に係る半導体装置１００Ｂの構成例を示す平面図である。図１６Ｂから図１６Ｄは、本開示の実施形態３に係る半導体装置１００Ｂの構成例を示す断面図である。具体的には、図１６Ｂは、図１６Ａに示す平面図をＸ軸に平行なＡ１６－Ａ’１６線で切断した断面を示している。図１６Ｃは、図１６Ａに示す平面図をＸ軸に平行なＢ１６－Ｂ’１６線で切断した断面を示している。図１６Ｄは、図１６Ａに示す平面図をＹ軸に平行なＣ１６－Ｃ’１６線で切断した断面を示している。
図１６Ａから図１６Ｄに示すように、実施形態３に係る半導体装置１００Ｂは、ＭＯＳトランジスタ１Ａ、１Ｂを備える。ＭＯＳトランジスタ１Ａ、１Ｂの各々は、ゲート絶縁膜として、高誘電率膜７０を有する。高誘電率膜７０は、例えばハフニウム酸化物等で構成されている。
また、ＭＯＳトランジスタ１Ａ、１Ｂの各々は、ゲート電極として、メタルゲート６０を有する。メタルゲート６０は、実施形態１で説明したゲート電極３０と同様に、半導体領域１１の上面１１ａと高誘電率膜７０を介して向かい合う第１部位６１と、半導体領域１１の第１側面１１ｂ（図４Ｄ参照）と高誘電率膜７０を介して向かい合う第２部位６２と、半導体領域１１の第２側面１１ｃ（図４Ｄ参照）と高誘電率膜７０を介して向かい合う第３部位６３と、を有する。第１部位６１の下面に、第２部位６２と第３部位６３とがそれぞれ接続している。メタルゲート６０は、例えば窒化チタン、タングステン等で構成されている。
なお、図１６Ｂ及び１６Ｃでは、半導体基板１０と高誘電率膜７０との間に熱酸化膜２０Ａ（例えば、ＳｉＯ２膜）が配置されている態様を示しているが、これはあくまで一例である。半導体基板１０と高誘電率膜７０との間に熱酸化膜２０Ａは配置されていなくてもよい。
ＭＯＳトランジスタ１Ａ、１Ｂの各々において、メタルゲート６０は、Ｘ軸方向の一端の側（例えば、不純物拡散層４２側）に端面６０ｄを有し、Ｘ軸方向の他端の側（例えば、不純物拡散層４１側）に端面６０ｅを有する。端面６０ｄは、第１部位６１の端面６１ｄ（本開示の「第１端面」の一例）と、第２部位６２の端面６２ｄ（本開示の「第２端面」の一例）と、第３部位６３の端面６３ｄ（本開示の「第３端面」の一例）と、を含む。端面６０ｅは、第１部位６１の端面６１ｅと、第２部位６２の端面６２ｅと、第３部位６３の端面６３ｅと、を含む。
実施形態３に係る半導体装置１００Ｂでは、端面６１ｄと端面６２ｄとの間、及び、端面６１ｄと端面６３ｄとの間に、それぞれ段差は無い（又は、ほぼ無い）。端面６１ｄ、６２ｄ、６３ｄは面一となっている。
このような構成であっても、半導体装置１００Ｂは、実施形態１に係る半導体装置１００と同様の効果を奏する。また、ゲート絶縁膜に高誘電率膜７０を用いることによって、ＭＯＳトランジスタ１Ａ、１Ｂのゲート容量をそれぞれ増大させることが可能となり、ゲート容量を損なうことなくゲート絶縁膜の膜厚を増加させることが可能となる。
次に、半導体装置１００Ｂの製造方法を説明する。図１７Ａから図２２Ｂは、本開示の実施形態３に係る半導体装置１００Ｂの製造方法を工程順に示す断面図である。図１７Ａから図２２Ｂにおいて、各図のＡは図１６Ｂに示した断面の製造過程を示し、各図のＢは図１６Ｃに示した断面の製造過程を示す。半導体装置１００Ｂの製造方法において、犠牲ゲート電極３０Ａを形成する工程までは、実施形態１で説明した半導体装置１００の製造方法と同じである。なお、犠牲ゲート電極３０Ａの形状と大きさは、例えば、実施形態１で説明したゲート電極３０と同じである。犠牲ゲート電極３０Ａは、ゲート電極３０と同じ方法で形成することができる。熱酸化膜２０Ａは、実施形態１で説明したゲート絶縁膜２０と同じ方法で形成することができる。
図１７Ａ及び図１７Ｂに示すように、犠牲ゲート電極３０Ａの形成後、製造装置は、ＣＶＤ法を用いて、半導体基板１０の上方全面にシリコン酸化膜（ＳｉＯ２）膜５０を形成する。シリコン酸化膜５０によって、犠牲ゲート電極３０Ａは覆われる。次に、図１８Ａ及び図１８Ｂに示すように、製造装置は、シリコン酸化膜５０にＣＭＰ処理を施して犠牲ゲート電極３０Ａの表面を露出させる。このＣＭＰ処理では、犠牲ゲート電極３０Ａが研磨ストップ層として機能する。
次に、製造装置は、犠牲ゲート電極３０Ａをエッチングして除去する。犠牲ゲート電極３０Ａは、例えばポリシリコン膜で構成されている。製造装置は、シリコン酸化膜及びシリコン窒化膜に対して、ポリシリコン膜が十分にエッチングされ易い（つまり、エッチングの選択性が高い）プロセス条件を用いて、犠牲ゲート電極３０Ａをエッチングする。犠牲ゲート電極３０Ａが除去されと、図１９Ａ及び図１９Ｂに示すように、トレンチＨ３１からＨ３３が現れる。トレンチＨ３１、Ｈ３２、Ｈ３３は、第１部位３１、第２部位３２、第３部位３３（図４Ａから図４Ｄ参照）とそれぞれ同じ形状を有する。
次に、図２０Ａ及び図２０Ｂに示すように、製造装置は、半導体基板１０の上方全面に高誘電率膜７０を成膜する。高誘電率膜７０によって、トレンチＨ３１、Ｈ３２、Ｈ３３の内側面や底面が覆われる。
次に、図２１Ａ及び図２１Ｂに示すように、製造装置は、半導体基板１０の上方全面にメタル膜６０’を成膜する。メタル膜６０’は、例えばタングステンで構成されている。メタル膜６０’は、例えばＣＶＤ法で形成される。メタル膜６０’によって、トレンチＨ３１、Ｈ３２、Ｈ３３が埋め込まれる。
次に、図２２Ａ及び図２２Ｂに示すように、製造装置は、メタル膜６０’にＣＭＰ処理を施してシリコン酸化膜５０の表面を露出させる。このＣＭＰ処理では、シリコン酸化膜５０が研磨ストップ層として機能する。このＣＭＰ処理により、メタル膜６０’からメタルゲート６０が形成される。
以上の工程を経て、掘り込みゲート構造のＭＯＳトランジスタ１Ａ、１Ｂを有する半導体装置１００Ｂが完成する。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）半導体基板と、
前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
チャネルが形成される半導体領域と、
前記半導体領域を覆うゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
前記半導体領域は、
上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一である、半導体装置。
（２）前記半導体領域は、
前記ゲート幅方向において前記上面の他方の側に位置する第２側面、をさらに有し、
前記ゲート電極は、
前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位、をさらに有し、
前記ゲート電極のゲート長方向の少なくとも一端において、前記第１端面と前記第３部位の第３端面は面一である、
前記（１）に記載の半導体装置。
（３）前記半導体基板は、
前記第１主面側に設けられた第１トレンチと、
前記第１主面側に設けられ、前記半導体領域を挟んで前記第１トレンチと隣り合う第２トレンチと、を有し、
前記第１トレンチに前記第２部位が配置され、
前記第２トレンチに前記第３部位が配置される、
前記（２）に記載の半導体装置。
（４）前記ゲート電極は、ポリシリコンで構成されている、前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）前記ゲート電極は、金属で構成されている、
前記（１）から（３）のいずれか１項に記載の半導体装置。
（６）半導体基板の第１主面側に電界効果トランジスタを備える半導体装置の製造方法であって、
前記半導体基板の前記第１主面側をエッチングして、前記電界効果トランジスタのチャネルとなる半導体領域に隣接する位置に第１トレンチを形成する工程と、
前記半導体領域の上面と、前記半導体領域において前記第１トレンチに面する第１側面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記第１主面側に電極部材を形成して前記第１トレンチを埋め込む工程と、
前記電極部材をエッチングしてゲート電極を形成する工程と、を含み、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１トレンチに配置され、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート電極を形成する工程では、
前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面とが面一となるように前記電極部材をエッチングする、半導体装置の製造方法。
（７）光電変換素子と、
前記光電変換素子で光電変換された電気信号を伝送するための半導体装置と、を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
チャネルが形成される半導体領域と、
前記半導体領域を覆うゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
前記半導体領域は、
上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート電極のゲート長方向の少なくとも一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一である、撮像装置。
１Ａ、１Ｂ ＭＯＳトランジスタ
１０ 半導体基板
１０ａ 表面
１０ｂ 裏面
１１ 半導体領域
１１ａ 上面
１１ｂ 第１側面
１１ｃ 第２側面
１３ 素子分離層
１５、５０ シリコン酸化膜
１７ シリコン窒化膜
２０ ゲート絶縁膜
２０Ａ 熱酸化膜
３０ ゲート電極
３０’ ポリシリコン膜
３０Ａ 犠牲ゲート電極
３０ｄ、３０ｅ、３１ｄ、３１ｅ、３２ｄ、３２ｅ、３３ｄ、３３ｅ、６１ｄ、６１ｅ、６２ｄ、６２ｅ、６３ｄ、６３ｅ 端面
３１、６１ 第１部位
３２、６２ 第２部位
３３、６３ 第３部位
３９ サイドウォール
４１、４２ 不純物拡散層
６０ メタルゲート
６０’ メタル膜
７０ 高誘電率膜
１００、１００Ａ、１００Ｂ 半導体装置
１５０ 読出回路
１５１ カレントミラー回路
１５２ 負荷ＭＯＳ回路
１５３Ｒ ＰＭＯＳトランジスタ
１５３Ｓ ＰＭＯＳトランジスタ
２００ 撮像装置
２１１ 画素アレイ部
２１２ 垂直駆動部
２１３ 回路部
２１４ カラム信号処理部
２１５ 水平駆動部
２１６ システム制御部
２１７ 信号処理部
２１８ データ格納部
２３１ 画素駆動線
２３２ 垂直画素配線
２６１ 垂直リセット入力線
２６１Ｒ 参照側の垂直リセット入力線
２６１Ｓ 読出し側の垂直リセット入力線
２６２ 垂直電流供給線
２６２Ｒ 参照側の垂直電流供給線
２６２Ｓ 読出し側の垂直電流供給線
ＡＭＰ 増幅トランジスタ
ＦＤ 浮遊拡散領域
Ｈ１、Ｈ２、Ｈ１１、Ｈ３１、Ｈ３２、Ｈ３３ トレンチ
ＰＤ フォトダイオード
ＰＵ 画素
ＰＵＲ 参照画素
ＰＵＳ 読出画素
ＲＰ１ レジストパターン
ＲＳＴ リセットトランジスタ
ＲＳＴ－Ｌ 駆動線
Ｓ１ 隙間
ＳＥＬ 選択トランジスタ
ＳＥＬ－Ｌ 駆動線
ＴＲ 転送トランジスタ
ＴＲ－Ｌ 駆動線
Ｖｃｏｍ 接続点
Ｖｏｕｔ 出力端子
Ｖｒｓｔ 電源
ＶＳＬ 垂直信号線
ＶＳＬＲ 参照側の垂直信号線
ＶＳＬＳ 読出し側の垂直信号線

Claims (9)

  1. 半導体基板と、
    前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    前記電界効果トランジスタは、
    チャネルが形成される半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート電極のゲート長方向の一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一であり、かつ、
    前記ゲート長方向の他端では前記第１端面と前記第２端面とが面一ではなく、
    前記ゲート電極の前記ゲート幅方向において、前記ゲート絶縁膜の幅は、前記第１部位の幅よりも短く、
    前記電界効果トランジスタは、第１電界効果トランジスタと第２電界効果トランジスタとを含み、
    前記第１電界効果トランジスタと前記第２電界効果トランジスタは、互いに前記一端の側で直列に接続されている、半導体装置。
  2. 前記半導体基板の前記第１主面側に設けられた素子分離層をさらに備え、
    前記素子分離層は、
    前記ゲート電極の前記ゲート幅方向において、前記ゲート絶縁膜及び前記第２部位を挟んで前記半導体領域の反対側に位置し、前記第２部位に隣接する第１素子分離層を有し、
    前記第２部位よりも前記第１素子分離層の方が、前記第１主面から深い位置まで設けられている、請求項１に記載の半導体装置。
  3. 前記半導体領域は、
    前記ゲート幅方向において前記上面の他方の側に位置する第２側面、をさらに有し、
    前記ゲート電極は、
    前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位、をさらに有し、
    前記ゲート電極のゲート長方向の一端において、前記第１端面と前記第３部位の第３端面は面一であり、かつ、
    前記ゲート長方向の他端では前記第１端面と前記第３端面とが面一ではない、請求項１又は２に記載の半導体装置。
  4. 前記半導体基板の前記第１主面側に設けられた素子分離層をさらに備え、
    前記素子分離層は、
    前記ゲート電極の前記ゲート幅方向において、前記ゲート絶縁膜及び前記第３部位を挟んで前記半導体領域の反対側に位置し、前記第３部位に隣接する第２素子分離層を有し、
    前記第３部位よりも前記第２素子分離層の方が、前記第１主面から深い位置まで設けられている、請求項３に記載の半導体装置。
  5. 前記半導体基板は、
    前記第１主面側に設けられた第１トレンチと、
    前記第１主面側に設けられ、前記半導体領域を挟んで前記第１トレンチと隣り合う第２トレンチと、を有し、
    前記第１トレンチに前記第２部位が配置され、
    前記第２トレンチに前記第３部位が配置される、請求項３に記載の半導体装置。
  6. 前記ゲート電極は、ポリシリコンで構成されている、請求項１に記載の半導体装置。
  7. 前記ゲート電極は、金属で構成されている、請求項１に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    前記電界効果トランジスタは、
    チャネルが形成される半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート電極のゲート長方向の一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一であり、かつ、
    前記ゲート長方向の他端では前記第１端面と前記第２端面とが面一ではなく、
    前記半導体基板の前記第１主面側に設けられた素子分離層をさらに備え、
    前記素子分離層は、
    前記ゲート電極の前記ゲート幅方向において、前記ゲート絶縁膜及び前記第２部位を挟んで前記半導体領域の反対側に位置し、前記第２部位に隣接する第１素子分離層を有し、
    前記第２部位よりも前記第１素子分離層の方が、前記第１主面から深い位置まで設けられており、
    前記電界効果トランジスタは、第１電界効果トランジスタと第２電界効果トランジスタとを含み、
    前記第１電界効果トランジスタと前記第２電界効果トランジスタは、互いに前記一端の側で直列に接続されている、
    半導体装置。
  9. 光電変換素子と、
    前記光電変換素子で光電変換された電気信号を伝送するための半導体装置と、を備え、
    前記半導体装置は、
    半導体基板と、
    前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    前記電界効果トランジスタは、
    チャネルが形成される半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート電極のゲート長方向の一端において、前記第１部位の第１端面と前記第２部位の第２端面は面一であり、かつ、
    前記ゲート長方向の他端では前記第１端面と前記第２端面とが面一ではなく、
    前記ゲート電極の前記ゲート幅方向において、前記ゲート絶縁膜の幅は、前記第１部位の幅よりも短く、
    前記電界効果トランジスタは、第１電界効果トランジスタと第２電界効果トランジスタとを含み、
    前記第１電界効果トランジスタと前記第２電界効果トランジスタは、互いに前記一端の側で直列に接続されている、撮像装置。
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