JP7697262B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料とした炭化珪素半導体装置（半導体チップ）の信頼性を評価するにあたって、結晶欠陥検査装置（例えばレーザーテック株式会社製のＳｉＣウェハ欠陥検査／レビュー装置ＳＩＣＡ８８）によって半導体ウェハ（ＳｉＣウェハ）の表面および内部の結晶欠陥を検出することで、半導体ウェハから切断されて個片化される複数の半導体チップ中の不良チップを選別している。結晶欠陥検査装置によって検出された結晶欠陥を含む半導体チップは、電気特性試験の結果に関係なく、または電気特性試験を行うことなく、すべて例外なく不良チップとしている。
従来の炭化珪素半導体装置の製造方法について説明する。図１１は、従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。まず、炭化珪素を半導体材料とした半導体ウェハ（ＳｉＣウェハ）を用意する（ステップＳ１０１）。半導体ウェハは、炭化珪素からなる出発ウェハ上にエピタキシャル層をエピタキシャル成長させてなるエピタキシャルウェハである。次に、半導体ウェハのエピタキシャル層表面（主面）に、半導体ウェハの結晶欠陥の位置（ウェハ表面に平行な方向の座標）や製造プロセスのアライメントを示すためのマークを形成する（ステップＳ１０２）。
次に、結晶欠陥検査装置によって半導体ウェハのエピタキシャル層の結晶欠陥を検出し、ステップＳ１０２の処理で形成したマークに基づいて当該結晶欠陥の位置情報等を取得する（ステップＳ１０３）。ステップＳ１０３の処理では、エピタキシャル層のエピタキシャル成長中に発生する、異物混入やカーボン（Ｃ）インクルージョンに起因するダウンフォールおよびラージピットと、ポリタイプ（結晶多形）インクルージョンに起因する三角欠陥と、貫通らせん転位（ＴＳＤ：Ｔｈｒｅａｄｉｎｇ Ｓｃｒｅｗ Ｄｉｓｌｏｃａｔｉｏｎ）に起因するフランク型欠陥およびキャロット型欠陥と、が検出される。
次に、半導体ウェハの各チップ領域（半導体チップとなる領域）に所定の素子構造を形成するための各種プロセスを行う（ステップＳ１０４）。次に、半導体ウェハを切断（ダイシング）して、半導体ウェハの各チップ領域を個々の半導体チップ（ＳｉＣチップ）に個片化する（ステップＳ１０５）。次に、ステップＳ１０３の処理で取得した位置情報に基づいて、ステップＳ１０３の処理で検出された結晶欠陥を完全に含まない半導体チップを良品（良チップ）候補として選別する（ステップＳ１０６）。ステップＳ１０３の処理で検出された結晶欠陥を１つでも含む半導体チップは不良チップとして除去される。
次に、ステップＳ１０６の処理で良品候補とした各半導体チップについて、それぞれ所定の通電試験を行って電気特性を検査し（ステップＳ１０７）、ステップＳ１０７の結果に基づいて、予め取得した良品規格を満たすか否かを判定する（ステップＳ１０８）。良品規格とは、炭化珪素半導体装置の所定耐量および所定の信頼性を確保可能な諸特性の限界値であり、予め取得される。その後、ステップＳ１０８の結果に基づいて、良品規格を満たす半導体チップを良品（良チップ）として選別することで（ステップＳ１０９）、炭化珪素半導体装置の評価が完了する。
従来の炭化珪素半導体装置の製造方法として、外観検査で、チップのサイズがカメラの視野サイズよりも大きく、チップを複数分割して撮像する場合に、疑似欠陥が発生することを防ぐため、アライメントパターンの位置に基づき、撮像画像から検査画像を切り出し外観検査を行う方法が提案されている（例えば、下記特許文献１参照。）。また、従来の半導体ウェハとして、直交する第１および第２スクライブラインのうち、第１スクライブラインを基板結晶のへき開方向に平行な方向に配置するとともに、アクセサリパターンをステルスダイシングのレーザー照射領域と重なる位置に集中配置することで、チッピングやクラックの発生を低減する半導体ウェハが提案されている（例えば、下記特許文献２参照。）。
国際公開第２０１８／０２９７８６号 特開２０１６－１３４４２７号公報
図１２は、従来の半導体ウェハを示す上面図である。半導体ウェハ１５０には、半導体ウェハ１５０を切断し、半導体チップを個別化する際の切断位置を示すスクライブライン１６１が設けられている。図１３は、従来の半導体ウェハのスクライブラインを示す上面図である。図１３は、図１２の部分Ａの拡大図である。
図１４は、従来の半導体ウェハのスクライブライン内のマークを示す上面図である。図１４は、図１３の部分Ｂの拡大図である。半導体ウェハ１５０には、その中に結晶欠陥の位置や製造プロセスのアライメントを示すマーク１６２が設けられている。これらのマーク１６２は、スクライブライン１６１内に設けられている。
結晶欠陥検査装置が結晶欠陥を検出する際、結晶欠陥検査装置は、スクライブライン１６１の位置を認識して、そこの検査を行わないように設定されている。図１５は、従来の半導体ウェハのスクライブラインと結晶欠陥検査装置が認識しているスクライブラインとを示す上面図である。しかしながら、図１５に示すように、半導体ウェハ１５０に設けられたスクライブライン１６１と、結晶欠陥検査装置が認識しているスクライブライン１６１ａは完全に一致することができず、ずれが生じている。
図１６は、従来の半導体ウェハのスクライブライン内のマークを欠陥と認識する場合の上面図である。ずれが生じていると、結晶欠陥検査装置は、マーク１６２のマーク端部分１６３ａを、半導体ウェハ１５０のオリエンテーションフラットと平行な方向に伸びるエッジラインと呼ばれる結晶線状の欠陥と形状が類似しているため、誤って結晶欠陥と誤認識する場合がある。
これにより、上述した従来の炭化珪素半導体装置の製造方法では、この誤認識により、本来良品であるチップが不良品と判定され、不良チップとして除去される。このため、ステップＳ１０６の処理において不良チップとして除去される半導体チップの中には、良品として使用可能な電気特性を有する半導体チップが含まれている。このように良品として使用可能な半導体チップを不良チップとして除去しているため、良品率が低下して、チップコストの上昇を招いている。
この発明は、上述した従来技術による課題を解消するため、良品率を向上させることができる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体ウェハを形成する第１工程を行う。次に、前記半導体ウェハに設けられた第１スクライブライン中にマークを形成する第２工程を行う。次に、結晶欠陥検査装置により、前記エピタキシャル層を検査して、前記エピタキシャル層の結晶欠陥を検出する第３工程を行う。次に、前記半導体ウェハに所定の素子構造を形成する第４工程を行う。次に、前記第４工程の後、前記半導体ウェハをダイシングして半導体チップに個片化する第５工程を行う。次に、前記第３工程で前記結晶欠陥が検出されなかった前記半導体チップを良品候補として選別する第６工程を行う。前記結晶欠陥検査装置が認識する第２スクライブラインと前記第１スクライブラインとにずれがない場合の、前記第２スクライブラインの端と前記マークの端との距離を、１０μｍ以上２５μｍ以下とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２スクライブラインの幅を、前記半導体ウェハに設けられた前記第１スクライブラインの幅よりも大きくすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２スクライブラインの端は、前記半導体チップのチャネルストッパ部に位置することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２スクライブラインの幅は、前記半導体ウェハに設けられた前記第１スクライブラインの幅と同じである。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１スクライブラインは、＜１１－２０＞方向と＜１－１００＞方向とに格子状に設けられ、前記第２スクライブラインと前記第１スクライブラインにずれがない場合の、＜１１－２０＞方向の前記第２スクライブラインの端と前記マークの端との距離を、１０μｍ以上２５μｍ以下とすることを特徴とする。
上述した発明によれば、結晶欠陥検査装置が認識するスクライブラインの端とスクライブラインにずれがない場合の前記マークの端との距離を、１０μｍ以上２５μｍ以下としている。例えば、結晶欠陥検査装置が認識しているスクライブラインの幅を、半導体ウェハに設けられたスクライブラインの幅より広げている。例えば、マークの大きさを、半導体ウェハに設けられたスクライブラインの幅よりも小さくする。また、マークを＜１－１００＞方向のスクライブライン上のみ、または、＜１－１００＞方向のスクライブライン上に存在する比率を多くする。これにより、結晶欠陥検査装置が認識しているスクライブラインが、半導体ウェハに設けられたスクライブラインとずれたとしても、結晶欠陥検査装置が、マークを結晶欠陥と誤認識して、当該結晶欠陥を検出した半導体チップが、不良チップとして除去されることがなくなる。このように、従来、過検出で不良にしていた半導体チップを良品化できるので、良品率の向上とそれに伴うチップコストの低減が可能となる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、良品率を向上させることができ、チップコストを低減させることができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の製造方法による半導体ウェハをおもて面側から見た状態を示す平面図である。 図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる半導体ウェハのスクライブラインと結晶欠陥検査装置が認識しているスクライブラインとを示す上面図である。 実施の形態１にかかる半導体ウェハのスクライブライン内のマークを示す上面図である。 実施の形態１にかかる半導体ウェハのスクライブライン内のマークの位置を示す上面図である。 実施の形態１にかかる半導体ウェハのスクライブライン内のマークおよび線状の結晶欠陥を示す上面図である。 実施の形態２にかかる半導体ウェハ内のマークの位置を示す上面図である（その１）。 実施の形態２にかかる半導体ウェハ内のマークの位置を示す上面図である（その２）。 従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 従来の半導体ウェハを示す上面図である。 従来の半導体ウェハのスクライブラインを示す上面図である。 従来の半導体ウェハのスクライブライン内のマークを示す上面図である。 従来の半導体ウェハのスクライブラインと結晶欠陥検査装置が認識しているスクライブラインとを示す上面図である。 従来の半導体ウェハのスクライブライン内のマークを欠陥と認識する場合の上面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の製造方法は、例えば、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）に適しているが、ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に適用してもよい。
ここでは、炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチゲート構造のｎチャネル型の縦型ＭＯＳＦＥＴを示す。図１は、実施の形態にかかる炭化珪素半導体装置の製造方法による半導体ウェハをおもて面側から見た状態を示す平面図である。図２は、図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。図２には、図１の半導体ウェハ５０の１つのチップ領域５１の切断後の状態を示している。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
半導体ウェハ５０は、炭化珪素からなるｎ+型出発ウェハ（図３参照、ダイシング後に図３のｎ+型出発基板３１となる部分）上にエピタキシャル層（図３参照、ダイシング後に図３のエピタキシャル層３５となる部分）をエピタキシャル成長させてなる。
半導体ウェハ５０は、面方位を示す例えばオリエンテーションフラット（エッジ端の一部に設けられた直線状の切り欠け）５４またはノッチ（エッジ端の一部に設けられたＶ字状の切り欠け：不図示）を有していてもよい。半導体ウェハ５０の各チップ領域５１がスクライブライン６１に沿ってそれぞれ切断（ダイシング）されることで個々の半導体チップ３０に個片化される。同一の半導体ウェハ５０から個片化されたすべての半導体チップ３０は、同一のエピタキシャル層３５、ｐ型エピタキシャル層３４（図３参照）を有し、同一工程で形成された同一の素子構造（ここではトレンチゲート構造：図３参照）を有する。
チップ領域５１は、略矩形状の平面形状を有し、半導体ウェハ５０の略中央部にマトリクス状に複数配置されている。スクライブライン６１は、チップ領域５１の周囲を格子状に囲む。スクライブライン６１は、半導体ウェハ５０の主面（図３のエピタキシャル層３３側の表面）に形成された線状領域である。スクライブライン６１内には、半導体ウェハ５０の表面に平行な方向の位置（座標）を特定するためのマーク（図５参照）が形成されている。マークは、各チップ領域５１の位置や、後述する図４のステップＳ３の処理で検出される結晶欠陥の位置を特定するための目印である。
マークは、例えばスクライブライン６１内において半導体ウェハ５０の主面にエッチングにより形成された所定の平面形状（例えば十字状）の凸部または凹部である。マークとして、チップ領域５１に形成される素子構造の各部の位置合わせ（アライメント）のためのアライメントマークを用いてもよい。
図２に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域４１において、炭化珪素からなる半導体チップ３０のおもて面側、例えば（０００１）面（Ｓｉ面）に、トレンチゲート構造を備えたｎチャネル型の縦型ＭＯＳＦＥＴである。活性領域４１は、ＭＯＳＦＥＴがオン状態のときに主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位）が隣接して配置される。図３には、ＭＯＳＦＥＴの１つの単位セルを示す。活性領域４１は、例えば半導体チップ３０の略中央に配置され、エッジ終端領域４２に周囲を囲まれている。
エッジ終端領域４２は、活性領域４１と半導体チップ３０の端部との間の領域である。エッジ終端領域４２は、半導体チップ３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域４２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造またはガードリング等の耐圧構造（不図示）が配置されている。耐圧とは、リーク電流が過度に増大せず、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧である。
トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体チップ３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ型バッファ領域２ａ、ｎ-型ドリフト領域２ｂおよびｐ型ベース領域４となる各エピタキシャル層３２～３４を順にエピタキシャル成長させてなる。半導体チップ３０の、ｎ + 型ソース領域５側の主面をおもて面とし、ｎ+型出発基板３１側の主面（ｎ＋型出発基板３１の裏面）を裏面とする。
ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ型バッファ領域２ａは、ｐ型ベース領域４とｎ-型ドリフト領域２ｂとのｐｎ接合界面で発生したホール（正孔）がｎ型バッファ領域２ａ内で再結合してｎ+型出発基板３１に到達することを防止する機能を有する。また、ｎ型バッファ領域２ａは、ｎ+型出発基板３１からエピタキシャル層３５への転位の伝搬によってエピタキシャル層３３，３４中に積層欠陥が拡張することを抑制する機能を有する。ｎ型バッファ領域２ａは設けられていなくてもよい。
ｎ-型ドリフト領域２ｂは、ｐ型ベース領域４とｎ型バッファ領域２ａ（ｎ型バッファ領域２ａを設けない場合はｎ+型ドレイン領域１）との間に、これらの領域に接して設けられている。ｐ型ベース領域４とｎ-型ドリフト領域２ｂとの間に、ｎ型電流拡散領域３およびｐ+型領域２１、２２が設けられてもよい。この場合、ｎ-型ドリフト領域２ｂは、ｎ-型エピタキシャル層３３の、ｎ型電流拡散領域３およびｐ+型領域２１、２２を除く部分である。ｎ型電流拡散領域３およびｐ+型領域２１、２２は、トレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に設けられる。
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｐ+型領域２１、２２は、トレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向にトレンチ７の底面に対向する。ｐ+型領域２１は、トレンチ７の底面に達していてもよい。ｐ+型領域２２は、互いに隣り合うトレンチ７間に、ｐ+型領域２１およびトレンチ７と離れて設けられ、かつｐ型ベース領域４に接する。
ｐ型ベース領域４は、半導体チップ３０のおもて面とｎ-型ドリフト領域２ｂとの間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層３４の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体チップ３０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４に接し、かつ後述する層間絶縁膜１１のコンタクトホールにおいてオーミック電極１３にオーミック接触している。
ｐ++型コンタクト領域６は設けられていなくてもよい。ｐ++型コンタクト領域６が設けられていない場合、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４がオーミック電極１３にオーミック接触する。これらｎ型電流拡散領域３、ｐ+型領域２１、２２、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、イオン注入により形成された拡散領域であり、エピタキシャル層３５の内部に選択的に設けられている。トレンチ７は、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３（ｎ型電流拡散領域３が設けられていない場合はｎ-型ドリフト領域２ｂ）に達する。
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。層間絶縁膜１１は、半導体チップ３０のおもて面に設けられ、ゲート電極９を覆う。層間絶縁膜１１と後述するおもて面電極１４との間の全面に、例えばおもて面電極１４側からゲート電極９側への金属原子の拡散を防止するバリアメタル１２が設けられてもよい。オーミック電極１３は、層間絶縁膜１１のコンタクトホールにおいて半導体チップ３０のおもて面上に設けられたシリサイド膜である。オーミック電極１３は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。
おもて面電極１４は、層間絶縁膜１１のコンタクトホールを埋め込むように、活性領域４１において半導体チップ３０のおもて面の略全面に設けられている。おもて面電極１４は、オーミック電極１３を介してｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。バリアメタル１２、オーミック電極１３およびおもて面電極１４は、ソース電極として機能する。裏面電極１５は、半導体チップ３０の裏面、例えば＜０００－１＞面（Ｃ面）、（ｎ+型出発基板３１の裏面）全面に設けられ、ｎ+型ドレイン領域１に電気的に接続されている。裏面電極１５は、ドレイン電極として機能する。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図４は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。
まず、炭化珪素を半導体材料とした半導体ウェハ（ＳｉＣウェハ）５０を形成する（ステップＳ１：第１工程）。半導体ウェハ５０は、ｎ+型出発基板３１上にエピタキシャル層３５をエピタキシャル成長させてなる。ステップＳ１の処理においては、炭化珪素からなる出発ウェハ５５を用意して半導体ウェハ５０を作製してもよいし、半導体ウェハ５０自体を購入してもよい。
次に、半導体ウェハ５０の主面（エピタキシャル層３５側の表面）のスクライブライン中にマークを形成する（ステップＳ２：第２工程）。スクライブラインは、ダイシングラインとも呼ばれ、半導体ウェハ５０の主面（図３のエピタキシャル層３５側の表面）に形成された線状領域であり、半導体チップを個別化する際の切断位置を示す。例えば、スクライブラインの幅は、１００μｍ程度である。
次に、結晶欠陥検査装置によって検査を行い、半導体ウェハ５０のエピタキシャル層３５の表面および内部の結晶欠陥の種類、大きさ（長さや表面積等）および位置情報を検出して取得する（ステップＳ３：第３工程）。結晶欠陥検査装置とは、例えばレーザーテック株式会社製のＳｉＣウェハ欠陥検査／レビュー装置ＳＩＣＡ８８である。ステップＳ３の処理で検出される結晶欠陥は、エピタキシャル層に形成される異物欠陥、三角欠陥および拡張欠陥である。これらの結晶欠陥の大きさおよび位置情報は、例えばステップＳ２の処理で形成したマークに基づいて取得する。
ここで、図５は、実施の形態１にかかる半導体ウェハのスクライブラインと結晶欠陥検査装置が認識しているスクライブラインとを示す上面図である。図５において、細線で示すスクライブライン６１が、半導体ウェハ５０に設けられたスクライブラインであり、点線で示すスクライブライン６１ａが、従来の結晶欠陥検査装置が認識しているスクライブラインであり、太線で示すスクライブライン６１ｂが、実施の形態１の結晶欠陥検査装置が認識しているスクライブラインである（図６も同様である）。
ここで、スクライブライン６１は、ダイシングにより多くが切り取られ、残った部分も電流が流れないため、スクライブライン６１内に結晶欠陥が存在しても問題はない。このため、結晶欠陥検査装置は、スクライブライン６１内の結晶欠陥を検査しないように、スクライブライン６１の位置がどこにあるか事前に設定されている。結晶欠陥検査装置が認識しているスクライブライン６１ａ、６１ｂとは、結晶欠陥検査装置に設定されたスクライブラインの位置である。また一点鎖線で示したマーク６２ａは、結晶欠陥検査装置において、スクライブラインにずれがない場合のスクライブライン６１に設けられたマーク６２の位置である。
実施の形態１では、結晶欠陥検査装置が認識するスクライブライン６１ｂの端とマーク６２ａの端との距離ｈ１を１０μｍ以上２５μｍ以下としている。結晶欠陥検査装置が認識するスクライブライン６１ｂの端とマーク６２ａの端との距離ｈ１とは、スクライブライン６１ｂの幅とマーク６２の幅との差の半分である。ここで、従来の結晶欠陥検査装置が認識しているスクライブライン６１ａの幅は、半導体ウェハ５０に設けられたスクライブライン６１と同じ幅であった。実施の形態１では、結晶欠陥検査装置が認識しているスクライブライン６１ｂの幅を、半導体ウェハ５０に設けられたスクライブライン６１の幅より広げて、結晶欠陥検査装置が認識するスクライブライン６１ｂの端とマーク６２ａの端との距離ｈ１を、１０μｍ以上２５μｍ以下としている。
例えば、スクライブライン６１ｂを、図５の矢印が示すように、外側（スクライブライン６１ｂと直交する方向）に幅Ｌ１ずつ広げることで、結晶欠陥検査装置が認識するスクライブライン６１ｂの端からマーク６２ａの端までの距離ｈ１を調整する。結晶欠陥検査装置が認識しているスクライブライン６１ｂの幅は、結晶欠陥検査装置の設定により変更可能である。結晶欠陥検査装置が認識するスクライブライン６１ｂの端からマーク６２ａの端までの距離ｈ１は、例えば、１０μｍ以上２５μｍ以下であり、好ましくは１５μｍ以上２０μｍ以下である。この値は、半導体ウェハ５０に設けられたスクライブライン６１と結晶欠陥検査装置が認識しているスクライブライン６１ｂとのずれが１０μｍ以内であることに基づいている。また、２５μｍより大きくすると、本来検出すべき結晶欠陥が検出されなくなるためである。
ここで、炭化珪素半導体装置では、エッジ終端領域４２の最外周にチャネルストッパ部４３が設けられている（図２参照）。チャネルストッパ部４３から外側は、電流が流れないため、結晶欠陥が存在してもオン電圧等の素子特性に影響を与えない。このため、結晶欠陥検査装置が認識するスクライブライン６１ｂの端の位置を、チャネルストッパ部４３にまで広げてもよい。この場合、結晶欠陥検査装置が認識するスクライブライン６１ｂの端は、半導体チップのチャネルストッパ部４３に位置する。外側に広げる幅Ｌ１は、チップ端部からチャネルストッパ部４３の活性領域４１側の端部までの距離Ｌ２（図２参照）以下にすることが好ましい。この距離Ｌ２には、チップ端部からチャネルストッパ部４３のエッジ終端領域４２側の端部までの距離Ｌ３（不図示）と、チャネルストッパ部４３の幅と、を含む。従って、距離Ｌ３やチャネルストッパ部４３の幅を大きくすることで、距離Ｌ２を大きくして、外側に広げる幅Ｌ１を大きくすることができる。
このようにすることで、結晶欠陥検査装置が認識しているスクライブライン６１ｂが、半導体ウェハ５０に設けられたスクライブライン６１とずれたとしても、マーク６２は、結晶欠陥検査装置が認識しているスクライブライン６１ｂ内に入ることになる。このため、結晶欠陥検査装置がマーク６２を結晶欠陥と誤認識することをなくすことができる。
また、結晶欠陥検査装置が認識しているスクライブラインは、従来のスクライブライン６１ａのままとして、マーク６２を小さくしてもよい。図６は、実施の形態１にかかる半導体ウェハのスクライブライン内のマークを示す上面図である。図６に示すように、ステップＳ２で形成したマーク６２を従来の大きさより小さくすることで、マーク６２の大きさを、スクライブライン６１の幅よりも小さくする。このようにして、実施の形態１では、結晶欠陥検査装置が認識するスクライブライン６１ａの幅を、マーク６２の大きさより大きくしている。
例えば、スクライブライン６１とマーク６２の端部との距離をｈ２とすると、マーク６２がスクライブライン６１の端からｈ２以上内側に離れる大きさにする。例えば、ｈ２は１０μｍ以内であるため、マーク６２がスクライブライン６１の端から１０μｍ以上内側に離れる大きさにする。また、マーク６２を小さくしすぎると位置合わせが難しくなるため、スクライブライン６１の端からマーク６２の端までの距離は２５μｍ以下とすることが好ましい。
このようにすることで、スクライブライン６１と結晶欠陥検査装置が認識しているスクライブライン６１ａとにずれがあったとしても、スクライブライン６１内のマーク６２は、結晶欠陥検査装置が認識しているスクライブライン６１ａ内に入ることになる。このため、結晶欠陥検査装置が認識しているスクライブライン６１ａの幅が半導体ウェハ５０に設けられたスクライブライン６１の幅と同じ場合でも、結晶欠陥検査装置がマーク６２を結晶欠陥と誤認識することをなくすことができる。
また、図７は、実施の形態１にかかる半導体ウェハのスクライブライン内のマークの位置を示す上面図である。スクライブライン６１は、オリエンテーションフラット５４の方向の＜１１－２０＞方向と、オリエンテーションフラット５４と直交する＜１－１００＞方向に設けられている。実施の形態１では、マーク６２を＜１－１００＞方向のスクライブライン６１上（図７の領域Ａ）のみ、または、＜１－１００＞方向のスクライブライン６１上に存在する比率を多くしてもよい。
図８は、実施の形態１にかかる半導体ウェハのスクライブライン内のマークおよび線状の結晶欠陥を示す上面図である。線状の結晶欠陥６４は、オリエンテーションフラット５４の方向の＜１１－２０＞方向に線状に成長する。このため、結晶欠陥検査装置は、＜１１－２０＞方向に伸びた棒状の形状を線状の結晶欠陥６４と認識している。ここで、＜１１－２０＞方向のスクライブライン６１と、結晶欠陥検査装置が認識しているスクライブライン６１ｂがずれた場合、マーク端部分６３ａは、＜１１－２０＞方向に伸びた棒状の形状となる。この形状は、線状の結晶欠陥６４と似ているため、結晶欠陥検査装置は、線状の結晶欠陥６４と誤認識する。一方、＜１－１００＞方向のスクライブライン６１と、結晶欠陥検査装置が認識しているスクライブライン６１ｂがずれた場合、マーク端部分６３ｂは、＜１－１００＞方向に伸びた棒状の形状となり、線状の結晶欠陥６４と形状が異なり、結晶欠陥検査装置は、線状の結晶欠陥と認識しない。
このため、マーク６２を＜１－１００＞方向のスクライブライン６１上（図７の領域Ａ）のみ、または、＜１－１００＞方向のスクライブライン６１上に存在する比率を多くすることで、結晶欠陥検査装置が、マーク６２を結晶欠陥と誤認識することを減少させることができる。このとき、＜１－１００＞方向のスクライブライン６１上のみにマーク６２を設ける構成は、＜１１－２０＞方向のスクライブライン６１と＜１－１００＞方向のスクライブライン６１との交点にマーク６２を設ける構成を含む。
このように、＜１－１００＞方向のスクライブライン６１内のマーク６２は、結晶欠陥と誤認識することがないため、図５のように、結晶欠陥検査装置が認識しているスクライブライン６１ｂの幅を広げる必要がない。例えば、半導体ウェハ５０に設けられたスクライブライン６１の幅より広げる場合、＜１１－２０＞方向の結晶欠陥検査装置が認識しているスクライブライン６１ｂの幅のみを、半導体ウェハ５０に設けられたスクライブライン６１の幅より広げるようにしてもよい。
また、結晶欠陥検査装置が認識するスクライブライン６１ｂの幅を、マーク６２の大きさより大きくすることと、マーク６２を＜１－１００＞方向のスクライブライン６１上のみ、または、＜１－１００＞方向のスクライブライン６１上に存在する比率を多くすることを、組み合わせることも可能である。例えば、従来の大きさの半分以下のサイズに小さくしたマーク６２を＜１－１００＞方向のスクライブライン６１上のみに配置することが可能である。
また、マーク６２は、図５等に示すように四角の形状となっているが、この形状を菱形等のスクライブライン６１と平行な線がない形状とすることで、結晶欠陥検査装置による誤検出をさらに減らすことができる。
次に、半導体ウェハ５０の各チップ領域に所定の素子構造（図３参照）を形成するための各種プロセスを行う（ステップＳ４：第４工程）。各種プロセスの概略を以下に示す。まず、フォトリソグラフィおよびイオン注入により、エピタキシャル層３５に、ｎ型エピタキシャル層３２と、ｎ-型エピタキシャル層３３と、ｎ型電流拡散領域３を選択的に形成する。次に、エピタキシャル成長により、ｎ型電流拡散領域３内にｐ+型領域２１、２２を選択的に形成する。なお、ｎ型電流拡散領域３やｐ+型領域２２は、複数回のエピタキシャル成長およびイオン注入により形成してもよい。
次に、ｎ型電流拡散領域３の表面に、アルミニウムなどのｐ型不純物をドーピングしたｐ型ベース領域４をエピタキシャル成長させる。次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｐ型ベース領域４の表面層にｎ+型ソース領域５およびｐ++型コンタクト領域６を形成する。
次に、熱処理（アニール）を行って、例えばｐ+型領域２１、２２、ｎ+型ソース領域５、ｐ++型コンタクト領域６を活性化させる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース領域４の表面（すなわちｎ+型ソース領域５およびｐ++型コンタクト領域６の表面）から、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達するトレンチ７を形成する。トレンチ７の底部は、ｐ+型領域２１に達する。
次に、ｎ+型ソース領域５およびｐ++型コンタクト領域６の表面と、トレンチ７の底部および側壁と、に沿ってゲート絶縁膜８を形成する。次に、ゲート絶縁膜８上に、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ７内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ７内部に残すことによって、ゲート電極９が形成される。
次に、ゲート絶縁膜８およびゲート電極９を覆うように、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜８をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次いで、コンタクトホール内および層間絶縁膜１１の上にオーミック電極１３となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみオーミック電極１３を残す。
次いで、ｎ+型ドレイン領域１の裏面に、裏面電極１５を形成する。次に、例えばスパッタ法によって、オーミック電極１３および層間絶縁膜１１を覆うように、おもて面電極１４を形成する。また、おもて面電極１４と層間絶縁膜１１との間に、バリアメタル１２を形成してもよい。以上のプロセスにより、各チップ領域に所定の素子構造が形成される。
次に、半導体ウェハ５０を切断（ダイシング）して、半導体ウェハ５０の各チップ領域を個々の半導体チップ３０に個片化する（ステップＳ５：第５工程）。次に、ステップＳ３の処理で取得した情報に基づいて、結晶欠陥検査装置による検査で、結晶欠陥が検出されたか否かを判定する（ステップＳ６：第６工程）。結晶欠陥を含まない場合、正常と判定する（ステップＳ６：Ｎｏ）。結晶欠陥を含む場合、異常と判定し（ステップＳ６：Ｙｅｓ）、不良チップとして破棄する（ステップＳ９）。
次に、ステップＳ６の処理で結晶欠陥を含まない各半導体チップについて、それぞれ所定の通電試験を行って電気特性を検査する（ステップＳ７）。ステップＳ７においては、後述するステップＳ８の処理で良品規格と比較するため、良品規格を取得したときと同じ通電試験を行って電気特性を取得する。良品規格とは、炭化珪素半導体装置１０の所定耐量および所定の信頼性を確保可能な諸特性の限界値（上限値・下限値またはその両方）であり、耐量評価のための電気特性を測定する１つ以上の試験と、信頼性評価のための１つ以上の試験と、を例えば予備試験として行って得たすべての結果のうちの一番厳しい条件で設定される。
良品規格をリーク電流値（ＳＢＤの場合は逆回復電流Ｉｒ、ＭＯＳＦＥＴの場合はドレイン電流Ｉｄｓｓの電流値）で設定する場合、耐量評価のための電気特性とは、例えば、順方向サージ電流耐量（ＩＦＳＭ耐量）、逆回復耐量、アバランシェ耐量、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅｔｙ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）、および、短絡電流遮断時の安全動作領域（ＳＣＳＯＡ：Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）である。この場合、良品規格の上限値は、定格となるときのリーク電流値である。
また、良品規格をリーク電流値で設定する場合、耐量評価のための電気特性とは、例えば、連続通電時の順方向サージ電流耐量、連続通電寿命、連続通電時の逆回復耐量、連続通電時のアバランシェ耐量、連続通電時のＲＢＳＯＡ、および、連続通電時のＳＣＳＯＡである。この場合、良品規格は、これらの電気特性の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値の範囲である。ＭＯＳＦＥＴにおいては、さらに、良品規格をリーク電流値で設定する場合、耐量評価のための電気特性とは、ゲート絶縁膜の絶縁破壊耐量である。
ゲート絶縁膜の絶縁破壊耐量とは、例えば、タイムゼロ絶縁破壊（ＴＺＤＢ：Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）耐量、ドレインおよびソースを接地した状態でのゲート電圧印加による経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄａｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）耐量、および、ソースを接地した状態でのドレインに所定電圧（例えば１２００Ｖ）印加およびゲート電圧印加による経時絶縁破壊（ＤＴＤＤＢ）耐量である。この場合、良品規格は、ゲート絶縁膜８の絶縁破壊耐量の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値（ドレイン電流Ｉｄｓｓの電流値）の範囲である。
また、良品規格をリーク電流値で設定する場合、信頼性評価のための試験とは、例えば、高温下での高電圧印加により電気特性を評価する高温高電圧印加試験、高温高湿下での高電圧印加により電気特性を評価する高温高湿高電圧印加試験、断続的に通電して自己発熱と冷却とを交互に繰り返すことで熱疲労による動作寿命を評価するパワーサイクル（Ｐｏｗｅｒ Ｃｙｃｌｅ）試験、および、低温下での高電圧印加により電気特性を評価する低温高電圧印加試験である。この場合、良品規格は、これらの試験で得た電気特性の設計値からの変動量が所定比率（例えば２０％）以下となるときのリーク電流値の範囲である。
ここでは説明を省略するが、上述した耐量評価および信頼性評価のための試験の他に、耐量や信頼性に影響しない条件を確認または評価するための他の各種試験を行う。これら他の試験は、半導体ウェハの状態で行っても支障のない場合には、ステップＳ５の処理後、ステップＳ６の処理前のタイミングで行ってもよいし、ステップＳ６の処理後に半導体チップ３０に対して行ってもよい。ステップＳ７においては、半導体ウェハ５０の状態で行うことが難しい試験や、所定温度になるまで加熱または冷却する場合など半導体ウェハ５０の状態で行うと時間がかかる試験を行えばよい。
次に、ステップＳ７の結果と予め取得した良品規格とに基づいて、良品候補の半導体チップ３０の規格判定を行う（ステップＳ８）。ステップＳ８の処理においては、良品候補のすべての半導体チップ３０に１つの良品規格が適用される。これにより、炭化珪素半導体装置１０の製造が完了する。
以上、説明したように、実施の形態１によれば、結晶欠陥検査装置が認識するスクライブラインの端とマークの端との距離を、１０μｍ以上２５μｍ以下としている。例えば、結晶欠陥検査装置が認識しているスクライブラインの幅を、半導体ウェハに設けられたスクライブラインの幅より広げている。例えば、マークの大きさを、半導体ウェハに設けられたスクライブラインの幅よりも小さくする。また、マークを＜１－１００＞方向のスクライブライン上のみ、または、＜１－１００＞方向のスクライブライン上に存在する比率を多くする。これにより、結晶欠陥検査装置が認識しているスクライブラインが、半導体ウェハに設けられたスクライブラインとずれたとしても、結晶欠陥検査装置が、マークを結晶欠陥と誤認識して、当該結晶欠陥を検出した半導体チップが、不良チップとして除去されることがなくなる。このように、従来、過検出で不良にしていた半導体チップを良品化できるので、良品率の向上とそれに伴うチップコストの低減が可能となる。
（実施の形態２）
実施の形態２にかかる炭化珪素半導体装置の構造は、実施の形態１（図３）と同じであるため、記載を省略する。また、実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャート（図４）に対し、ステップＳ２およびステップＳ３が異なる。このため、ステップＳ２およびステップＳ３のみを説明する。
実施の形態２では、ステップＳ２において、半導体ウェハ５０の主面（エピタキシャル層３５側の表面）の専用のチップ配置領域または無効領域５３にマーク６２を形成する。図９および図１０は、実施の形態２にかかる半導体ウェハ内のマークの位置を示す上面図である。図９および図１０に示すように、実施の形態２では、マーク６２をスクライブライン６１内以外の領域に配置する。つまり、マーク６２をスクライブライン６１内に配置していない。
図９は、マーク６２を専用のチップ配置領域に配置した場合の上面図である。ここで、専用のチップ配置領域とは、半導体ウェハ５０のチップ領域の中で、マーク６２を形成し、半導体チップ３０とならない領域である。マーク６２は、アライメントに使用するため、最低でも３カ所、好ましくは５カ所配置する。図９には、マーク６２は、十文字状に配置されているが、その他にも四角形状に配置してもよい。
また、半導体ウェハ５０上には、デバイスの製造プロセスの各工程における、管理、確認または検査などを行うために、デバイスを形成するウェハ面内にＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒ）を形成している。ＰＣＭを形成した領域（ＰＣＭチップ）は、製品とする半導体チップ３０とならないため、専用のチップ配置領域をＰＣＭチップにすることが好ましい。このようにすることにより、専用のチップ配置領域により、半導体ウェハから製造される半導体チップ３０の数を減らすことをなくせる。
ここで、専用のチップ配置領域に配置した場合、結晶欠陥検査装置が専用のチップ配置領域を検査しないようにすることで、結晶欠陥検査装置はマーク６２を結晶欠陥と認識しないようにすることができる。また、ＰＣＭチップに配置した場合、結晶欠陥検査装置はマーク６２を結晶欠陥と認識するが、ＰＣＭチップは、製品の特性を検出するために使用し、製品にならないので問題はない。
図１０は、マーク６２を無効領域５３に配置した場合の上面図である。無効領域５３とは、半導体ウェハ５０の最も外側のチップ領域５１と半導体ウェハ５０の端部との間の、半導体チップ３０として用いられない部分である。マーク６２を無効領域５３に配置することにより、半導体ウェハ５０から製造される半導体チップ３０の数を減らすことをなくせる。また、チップ領域５１内の専用のチップ配置領域と、外周の無効領域５３と、を組み合わせて、例えば、Ｘ字状に配置してもよい。ただし、外周の無効領域５３に設ける場合、マーク６２を外側にしすぎないことが必要である。
このように、実施の形態２では、マーク６２を専用のチップ配置領域または無効領域５３に形成している。このため、結晶欠陥検査装置が認識しているスクライブライン６１ａが、半導体ウェハ５０に設けられたスクライブライン６１とずれたとしても、マーク６２を結晶欠陥と誤認識することがない。このため、結晶欠陥検査装置が、マーク６２を結晶欠陥と誤認識して、不良チップとして除去されることがなくなり、従来過検出で不良にしていたチップを良品化できるので、良品率の向上とそれに伴うチップコストの低減が可能となる。
また、実施の形態２では、ステップＳ２において、結晶欠陥検査装置が認識しているスクライブライン６１ａの幅を変更することなく、結晶欠陥検査装置によって検査を行うことができる。マーク６２がスクライブライン６１内に無いためである。このため、結晶欠陥検査装置が認識しているスクライブライン６１ａの幅を変更する必要が無く、この幅を設定により変更することができない結晶欠陥検査装置にも適用可能である。
以上、説明したように、実施の形態２によれば、半導体ウェハの主面の専用のチップ配置領域または無効領域にマークを形成する。これにより、結晶欠陥検査装置が認識しているスクライブラインが、半導体ウェハに設けられたスクライブラインとずれたとしても、結晶欠陥検査装置が、マークを結晶欠陥と誤認識して、不良チップとして除去されることがなくなり、従来過検出で不良にしていたチップを良品化できるので、良品率の向上とそれに伴うチップコストの低減が可能となる。
（実施の形態１、２の効果）
結晶欠陥検査装置として、ＳＩＣＡ装置を用いて結晶欠陥が存在すると判定されたチップに対して、目視で検査したところ、約３割のチップで、結晶欠陥は存在しなかった。この約３割のチップは、ＳＩＣＡ装置がマークを線状の結晶欠陥と誤認識したものである。このため、実施の形態による製造方法では、ＳＩＣＡ装置による誤認識をほぼなくすことができるため、ＳＩＣＡ装置で不良と判定されたチップの約３割を良品にすることができ、良品率を向上させることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明したが、各実施の形態はＳＢＤにも適用可能である。また、上述した各実施の形態では、ＳｉＣの場合を説明したが、各実施の形態はＧａＮにも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、６インチの半導体ウェハから半導体チップ（炭化珪素半導体装置）を量産する場合に有用であり、特にＳＢＤやＭＯＳＦＥＴの製造に適している。
１ ｎ+型ドレイン領域
２ａ ｎ型バッファ領域
２ｂ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ バリアメタル
１３ オーミック電極
１４ おもて面電極
１５ 裏面電極
２１、２２ ｐ+型領域
３０ 半導体チップ
３１、５５ ｎ+型出発基板
３２ ｎ型エピタキシャル層
３３ ｎ-型エピタキシャル層
３４ ｐ型エピタキシャル層
３５ エピタキシャル層
４１ 活性領域
４２ エッジ終端領域
４３ チャネルストッパ部
５０、１５０ 半導体ウェハ
５１ 半導体ウェハのチップ領域
５３ 半導体ウェハの無効領域
５４ オリエンテーションフラット
６１、１６１ スクライブライン
６１ａ、６１ｂ、１６１ａ 結晶欠陥検査装置が認識しているスクライブライン
６２、６２ａ、１６２ マーク
６３ａ、６３ｂ、１６３ａ マーク端部分
６４ 線状の結晶欠陥

Claims (5)

  1. 炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体ウェハを形成する第１工程と、
    前記半導体ウェハに設けられた第１スクライブライン中にマークを形成する第２工程と、
    結晶欠陥検査装置により、前記エピタキシャル層を検査して、前記エピタキシャル層の結晶欠陥を検出する第３工程と、
    前記半導体ウェハに所定の素子構造を形成する第４工程と、
    前記第４工程の後、前記半導体ウェハをダイシングして半導体チップに個片化する第５工程と、
    前記第３工程で前記結晶欠陥が検出されなかった前記半導体チップを良品候補として選別する第６工程と、
    を含み、
    前記結晶欠陥検査装置が認識する第２スクライブラインと前記第１スクライブラインとにずれがない場合の、前記第２スクライブラインの端と前記マークの端との距離を、１０μｍ以上２５μｍ以下とすることを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第２スクライブラインの幅を、前記半導体ウェハに設けられた前記第１スクライブラインの幅よりも大きくすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第２スクライブラインの端は、前記半導体チップのチャネルストッパ部に位置することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記第２スクライブラインの幅は、前記半導体ウェハに設けられた前記第１スクライブラインの幅と同じであることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  5. 前記第１スクライブラインは、＜１１－２０＞方向と＜１－１００＞方向とに格子状に設けられ、
    前記第２スクライブラインと前記第１スクライブラインにずれがない場合の、＜１１－２０＞方向の前記第２スクライブラインの端と前記マークの端との距離を、１０μｍ以上２５μｍ以下とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
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