JP7647472B2 - 演算処理装置およびメモリアクセス方法 - Google Patents

Description

本発明は、演算処理装置およびメモリアクセス方法に関する。

主記憶装置のアクセス単位である単位データ長より大きい単位のアクセス要求を、単位データ長に相当するアクセス要求に分割し、主記憶装置から出力される単位データの順序を揃えてバッファに保持し、応答する手法が知られている（例えば、特許文献１参照）。

複数のリクエスタからの可変長のリクエストの記憶装置への送出回数と記憶装置からのリプライデータの回数とを計数することで、リプライバッファのオーバーフローを抑止する手法が知られている（例えば、特許文献２参照）。

特開平１－１８０６６３号公報 特開平１０－３０７７４７号公報

複数種のデバイスによりメモリをアクセスする場合、１回のメモリアクセス要求によりメモリから読み出すデータの読み出しサイズは、デバイスに応じて異なる場合がある。例えば、メモリのアクセスを制御するメモリアクセスコントローラが、データの読み出しサイズの大きいメモリアクセス要求の後にデータの読み出しサイズの小さいメモリアクセス要求を受けるとする。この場合、メモリアクセス要求の発行順と、メモリアクセス要求に対応してメモリから読み出される応答データのデバイスへの出力順とが入れ替わるおそれがある。この場合、先行のメモリアクセス要求に対応する読み出しデータの発行元への応答が遅れるため、先行のメモリアクセス要求を発行するデバイスの処理性能が低下するおそれがある。

１つの側面では、本発明は、データの読み出しサイズが異なる複数のメモリアクセス要求を受ける場合にも、メモリから読み出されるデータをアクセス要求の発行順にしたがって発行元に出力することを目的とする。

一つの観点によれば、演算処理装置は、データの読み出しサイズが異なる複数のメモリアクセス要求に基づいてメモリのアクセスを制御可能なメモリアクセスコントローラを有する演算処理装置であって、前記メモリアクセスコントローラは、複数のメモリアクセス要求を受けた場合、前記メモリから出力される読み出しデータの競合を避けるタイミングで前記複数のメモリアクセス要求に対応するリードコマンドを前記メモリにそれぞれ出力し、前記メモリから読み出されるデータの外部への出力開始タイミングを生成するアクセス制御部と、前記リードコマンドにそれぞれ対応して前記メモリから読み出されるデータをそれぞれ保持する複数のバッファと、前記複数のバッファの動作を制御し、前記出力開始タイミングに基づいて前記複数のバッファのいずれかからデータを出力させるバッファ制御部と、を有し、前記アクセス制御部は、先行のメモリアクセス要求に対応するメモリアクセスの実行中に後続のメモリアクセス要求を受けた場合、前記後続のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングを、前記先行のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングより遅らせる。

１つの側面では、本発明は、データの読み出しサイズが異なる複数のメモリアクセス要求を受ける場合にも、メモリから読み出されるデータをアクセス要求の発行順にしたがって発行元に出力することができる。

一実施形態におけるメモリアクセスコントローラを含む演算処理装置の一例を示すブロック図である。 図１のメモリアクセスコントローラの動作の一例を示すタイミング図である。 別の実施形態におけるメモリアクセスコントローラを含む演算処理装置の一例を示すブロック図である。 図３のメモリアクセスコントローラの一例を示すブロック図である。 図４のスケジューリング部の一例を示すブロック図である。 図５のスケジューリング部の動作の一例を示すタイミング図である。 図４のリクエスト保持パイプラインのステージの一例を示すブロック図である。 図４の処理部の一例を示すブロック図である。 図４のバッファ制御部およびデータバッファの一例を示すブロック図である。 図４のメモリアクセスコントローラによりメモリにリードアクセスする一例を示すタイミング図である。 メモリのリードアクセス時のバッファ制御部およびデータバッファの動作の一例を示すタイミング図である。 図１１と同じ期間でのメモリアクセスコントローラの動作の一例を示すタイミング図である。 図１１の続きを示すタイミング図である。 図１２の続きを示すタイミング図である。 図１３の続きを示すタイミング図である。 図１４の続きを示すタイミング図である。 図１５の続きを示すタイミング図である。 図１６の続きを示すタイミング図である。 他のメモリアクセスコントローラの動作の一例を示すタイミング図である。 別の実施形態におけるメモリアクセスコントローラの例を示すブロック図である。

以下、図面を用いて実施形態が説明される。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。また、図中に単線で示す信号線が、複数ビットの場合もある。

図１は、一実施形態におけるメモリアクセスコントローラを含む演算処理装置の一例を示す。図１に示す演算処理装置１は、メモリアクセスコントローラ２を有する。メモリアクセスコントローラ２は、データの読み出しサイズが異なる複数のメモリアクセス要求ＭＲＥＱに基づいてメモリ６のアクセスを制御可能である。例えば、データの読み出しサイズは、１回のメモリアクセス要求ＭＲＥＱに応じてメモリ６から読み出されるデータＤＱのサイズまたはデータＤＱの出力回数である。

メモリアクセスコントローラ２は、アクセス制御部３、バッファ制御部４および複数のバッファ５（５ａ、５ｂ）を有する。アクセス制御部３は、複数のメモリアクセス要求ＭＲＥＱを受けた場合、メモリ６にアクセスコマンドを出力する。例えば、メモリ６は、データを保持する複数のバンクグループＢＧ（ＢＧ０、ＢＧ１）を有してもよい。

以下では、メモリアクセス要求ＭＲＥＱが読み出しアクセス要求であり、アクセス制御部３がメモリ６にリードコマンドＲＤを出力する例が説明される。なお、メモリ６がＤＲＡＭ（Dynamic Random Access Memory）の場合、アクセス制御部３は、リードコマンドＲＤを出力する前にアクティブコマンドＡＣＴを出力してもよい。

アクセス制御部３は、複数もメモリアクセス要求ＭＲＥＱに対応してメモリ３０から出力されるデータＤＱ（読み出しデータ）の競合を避けるタイミングで、複数のメモリアクセス要求ＭＲＥＱに対応するリードコマンドＲＤをメモリ３０にそれぞれ出力する。アクセス制御部３は、リードコマンドＲＤに応答してメモリ６からデータＤＱが出力されるタイミングに合わせてデータ入力タイミング信号ＤＱＩＮをバッファ制御部４に出力する。

バッファ制御部４は、データ入力タイミング信号ＤＱＩＮに基づいてバッファ５ａ、５ｂのいずれかにライトポインタ値ＷＰ（ＷＰａ、ＷＰｂ）を出力する。ライトポインタ値ＷＰは、メモリ６から読み出されるデータＤＱを格納するバッファ５の格納位置を示す。そして、バッファ５ａ、５ｂには、リードコマンドＲＤにそれぞれ対応してメモリ６から読み出されるデータＤＱが、メモリアクセス要求ＭＲＥＱ毎に格納される。例えば、各バッファ５は、保持したデータＤＱの出力時にシフト動作するシフトレジスタの構造（すなわち、ＦＩＦＯ（First-In First-Out）の構造）を有する。

アクセス制御部３は、所定量のデータＤＱがバッファ５に格納されたタイミングで、バッファ５に保持されたデータＤＱの外部への出力開始タイミングを示すイネーブル信号ＥＮを、バッファ５毎にバッファ制御部４に出力する。バッファ制御部４は、イネーブル信号ＥＮに基づいて、対応するバッファ５にデータシフト信号ＤＳＦＴ（ＤＳＦＴａ、ＤＳＦＴｂ）を出力する。例えば、データシフト信号ＤＳＦＴは、パルス信号であり、バッファ５から出力するデータＤＱの数のパルスを含む。バッファ５は、データシフト信号ＤＳＦＴに応じて、保持しているデータＤＱを出力データＤＯＵＴとして順次出力する。

ここで、アクセス制御部３が、先行のメモリアクセス要求ＭＲＥＱに対応するメモリアクセスの実行中に後続のメモリアクセス要求ＭＲＥＱを受けるとする。この場合、アクセス制御部３は、後続のメモリアクセス要求ＭＲＥＱに対応するイネーブル信号ＥＮを、先行のメモリアクセス要求ＭＲＥＱに対応するイネーブル信号ＥＮの後に出力する。すなわち、アクセス制御部３は、後続のメモリアクセス要求ＭＲＥＱに対応するバッファ５からの出力データＤＯＵＴの出力開始タイミングを、先行のメモリアクセス要求ＭＲＥＱに対応するバッファ５からの出力データＤＯＵＴの出力開始タイミングより遅らせる。

図２は、図１のメモリアクセスコントローラ２の動作の一例を示す。すなわち、図２は、メモリアクセスコントローラ２によるメモリアクセス方法の一例を示す。図２では、メモリアクセスコントローラ２は、バンクグループＢＧ０に対するメモリアクセス要求ＭＲＥＱ０と、バンクグループＢＧ１に対するメモリアクセス要求ＭＲＥＱ１とを順次受ける。メモリアクセスコントローラ２は、メモリアクセス要求ＭＲＥＱ０に対応するアクティブコマンドＡＣＴ０をメモリ６に出力した後、メモリアクセス要求ＭＲＥＱ１に対応するアクティブコマンドＡＣＴ１をメモリ６に出力する。

次に、メモリアクセスコントローラ２は、メモリアクセス要求ＭＲＥＱ０に対応する複数のリードコマンドＲＤ０と、メモリアクセス要求ＭＲＥＱ１に対応する複数のリードコマンドＲＤ１とをメモリ６に出力する。例えば、メモリアクセス要求ＭＲＥＱ０のデータの読み出しサイズに対応するデータの出力回数は"１６"であり、メモリアクセス要求ＭＲＥＱ１のデータの読み出しサイズに対応するデータの出力回数は"８"である。また、１回のリードコマンドＲＤで４個のデータＤＱがメモリ６から出力される。このため、メモリアクセスコントローラ２は、メモリアクセス要求ＭＲＥＱ０に対応してリードコマンドＲＤ０を４回出力し（バースト長＝"４"）、メモリアクセス要求ＭＲＥＱ１に対応してリードコマンドＲＤ１を２回出力する。

リードコマンドＲＤ０に応答してメモリ６から読み出されるデータＤＱ０（ＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３）は、バッファ５ａに順次格納される。リードコマンドＲＤ１に応答してメモリ６から読み出されるデータＤＱ１（ＤＱ１０、ＤＱ１１）は、バッファ５ｂに順次格納される。なお、各データＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３、ＤＱ１０、ＤＱ１１は、４個のデータＤＱを含む。

アクセス制御部３は、所定量のデータＤＱ０がバッファ５ａに格納されたタイミングで、イネーブル信号ＥＮ０をバッファ制御部４に出力する。また、アクセス制御部３は、イネーブル信号ＥＮ０の出力後、所定量のデータＤＱ１がバッファ５ｂに格納されたタイミングで、イネーブル信号ＥＮ１をバッファ制御部４に出力する。

バッファ制御部４は、イネーブル信号ＥＮ０に基づいてバッファ５ａを制御し、バッファ５ａに保持されたデータをＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３を出力データＤＯＵＴとして順次出力させる。バッファ制御部４は、イネーブル信号ＥＮ１を受信したとき、バッファ５ａからデータＤＱ０１が出力中であるため、バッファ５ｂからのデータＤＱ１０の出力制御を保留する。

そして、バッファ制御部４は、バッファ５ａからのデータＤＱ０３の出力完了タイミングに合わせてバッファ５ｂを制御し、バッファ５ｂに保持されたデータをＤＱ１０、ＤＱ１１を出力データＤＯＵＴとして順次出力させる。すなわち、アクセス制御部３は、後続のメモリアクセス要求ＭＲＥＱに対応するバッファ５からの出力データＤＯＵＴの出力開始タイミングを、先行のメモリアクセス要求ＭＲＥＱに対応するバッファ５からの出力データＤＯＵＴの出力開始タイミングより遅らせる。これにより、メモリアクセスコントローラ２は、様々なデータの読み出しサイズのメモリアクセス要求ＭＲＥＱに応じてメモリ３０からデータＤＱを読み出す場合にも、メモリアクセス要求ＭＲＥＱの受付順にしたがってデータＤＱを出力できる。

なお、かぎ括弧で示したイネーブル信号ＥＮ１は、先行のメモリアクセス要求ＭＲＥＱ０の有無にかかわりなく、最初のリードコマンドＲＤ１から所定の期間後に出力するタイミングの例を示す。すなわち、かぎ括弧で示したイネーブル信号ＥＮ１は、メモリアクセスコントローラ２が、先行のメモリアクセス要求ＭＲＥＱ０の有無に応じてイネーブル信号ＥＮ１の出力タイミングを遅らせる機能を持たない場合の例を示す。

この場合、かぎ括弧で示すように、メモリアクセス要求ＭＲＥＱ１に対応するデータＤＱ１が、メモリアクセス要求ＭＲＥＱ０に対応するデータＤＱ０より先に出力される。すなわち、メモリアクセス要求ＭＲＥＱの受付順と逆の順序でデータＤＱ１、ＤＱ０が順次出力されてしまう。

以上、この実施形態では、メモリアクセスコントローラ２は、データＤＱの読み出しサイズが異なる複数のメモリアクセス要求ＭＲＥＱに応じてメモリ６から出力されるデータＤＱをアクセス要求ＭＲＥＱの発行順にしたがって発行元のデバイスに出力できる。これにより、例えば、読み出しサイズの小さいメモリアクセス要求ＭＲＥＱ１の前に発行された読み出しサイズの大きいメモリアクセス要求ＭＲＥＱ０に対応する読み出しデータのデバイスへの応答の遅れを抑制することができる。この結果、メモリアクセス要求ＭＲＥＱの発行元のデバイスの処理性能が、他のメモリアクセス要求ＭＲＥＱのデータの読み出しサイズにより低下することを抑制することができる。

バッファ制御部４は、後続のメモリアクセス要求ＭＲＥＱ１に対応するデータＤＱの出力が、先行のメモリアクセス要求ＭＲＥＱ０に対応するデータＤＱの出力と重複する場合、イネーブル信号ＥＮ１の受信に基づくデータＤＱ１の出力の開始を遅らせる。これにより、２つのバッファ５ａ、５ｂからのデータＤＱ０、ＤＱ１の衝突を抑止することができる。この結果、誤ったデータＤＱ（ＤＯＵＴ）がメモリアクセスコントローラ２から出力されることを抑止することができる。

図３は、別の実施形態におけるメモリアクセスコントローラを含む演算処理装置の一例を示す。図３に示す演算処理装置１０は、例えば、ＣＰＵ（Central Processing Unit）である。以下では、演算処理装置１０をＣＰＵ１０とも称する。

ＣＰＵ１０は、複数のコア１２、キャッシュ１４、ネットワーク制御部１６、インタコネクト１８およびメモリアクセスコントローラ２０を有する。各コア１２は、キャッシュ１４に格納された命令を実行し、キャッシュ１４に格納されたデータの演算を実行する。各コア１２は、演算実行部の一例である。

例えば、キャッシュ１４は、ＬＬＣ（Last Level Cache）であり、複数のコア１２に共通に接続される。キャッシュ１４は、メインメモリ等のメモリ３０に記憶されたデータおよび命令の一部および他のデバイスに接続されるメモリに記憶されたデータおよび命令の一部を記憶可能である。特に限定されないが、メモリ３０は、ＤＤＲ（Double Data Rate）４－ＳＤＲＡＭである。

ネットワーク制御部１６は、キャッシュ１４、インタコネクト１８およびメモリアクセスコントローラ２０を相互に接続する。インタコネクト１８は、他のデバイス等に接続され、他のデバイスとの間で通信を実行する。ここで、他のデバイスは、ＣＰＵ１０に接続される外部デバイスである。他のデバイスは、ＣＰＵ１０とともに情報処理装置（システム）に搭載される他のＣＰＵ１０でもよく、ＣＰＵ１０とともに情報処理装置に搭載されるＤＭＡＣ（Direct Memory Access Controller）でもよい。インタコネクト１８は、外部デバイスに接続されるインタフェース部の一例である。

メモリアクセスコントローラ２０は、メモリ３０に接続され、メモリ３０のアクセスを制御する。例えば、メモリアクセスコントローラ２０は、コア１２またはインタコネクト１８を介してＣＰＵ１０の外部から発行されるメモリアクセス要求（図４のＭＲＥＱ）に基づいてメモリ３０のアクセスを制御する。

メモリアクセスコントローラ２０がＣＰＵ１０の内部および外部からメモリアクセス要求ＭＲＥＱを受ける場合、データの読み出しサイズ（後述するパケットサイズＰＳ）が様々になる場合がある。後述するように、メモリアクセスコントローラ２０は、データの読み出しサイズが互いに異なる複数のメモリアクセス要求ＭＲＥＱに応じて、メモリ３０からデータを読み出し、読みだしたデータをデータバッファ２８０（図４）に保持できる。そして、メモリアクセスコントローラ２０は、データバッファ２８０に保持したデータを、メモリアクセス要求ＭＲＥＱの受付順に出力できる。

例えば、メモリアクセス要求がリードアクセス要求の場合、メモリアクセスコントローラ２０は、リードアクセス要求に基づいて、メモリ３０にリードアクセスし、メモリ３０に記憶されたデータをリードする。また、メモリアクセス要求がライトアクセス要求の場合、メモリアクセスコントローラ２０は、ライトアクセス要求に基づいて、メモリ３０にライトアクセスし、メモリ３０にデータをライトする。

例えば、メモリアクセスコントローラ２０は、１つのメモリアクセス要求に応じて、メモリアクセス要求に含まれる読み出しサイズのデータをメモリ３０から読み出す。データの読み出しサイズは、ＣＰＵ１０とＤＭＡＣ等の他のデバイスとで相違されてもよく、ＣＰＵ１０のグループ毎に相違されてもよい。

なお、ＣＰＵ１０に搭載されるコア１２の数は、１つでもよい。また、ＣＰＵ１０は、キャッシュ１４およびネットワーク制御部１６を持たなくてもよい。その場合、各コア１２がメモリアクセスコントローラ２０に接続される。

図４は、図３のメモリアクセスコントローラ２０の一例を示す。メモリアクセスコントローラ２０は、リクエスト受信部２１０、スケジューリング部２２０、リクエスト保持パイプライン２３０、設定レジスタ２４０、複数の処理部２５（２５０、２５１、２５２）およびセレクタ２６０を有する。また、メモリアクセスコントローラ２０は、バッファ制御部２７０およびデータバッファ２８０を有する。スケジューリング部２２０、リクエスト保持パイプライン２３０および複数の処理部２５は、アクセス制御部の一例である。

リクエスト受信部２１０は、ネットワーク制御部１６（図３）から受けるメモリアクセス要求ＭＲＥＱに含まれるリクエスト情報ＲＥＱＩＮＦをスケジューリング部２２０に出力する。例えば、リクエスト情報ＲＥＱＩＮＦは、動作種別（ライトまたはリード）、バンクアドレス、ロウアドレス、カラムアドレス、バリッドフラグおよびパケットサイズＰＳ等を含む。リクエスト受信部２１０は、有効レベルのバリッドフラグを含むメモリアクセス要求ＭＲＥＱを受け付け、無効レベルのバリッドフラグを含むメモリアクセス要求ＭＲＥＱを受け付けない。

スケジューリング部２２０は、メモリ３０に供給するクロックであるメモリクロックＭＣＬＫに同期して動作する。なお、メモリクロックＭＣＬＫは、スケジューリング部２２０だけでなく、メモリアクセスコントローラ２０内のクロック同期回路に供給される。スケジューリング部２２０は、設定レジスタ２４０に設定された並列度ｌ（エル）、位相差ｍおよび平均リクエスト間隔ｎに基づいて、資源番号ＮＸＴＲＳＣおよびシフト信号ＳＦＴＯＵＴ０をリクエスト情報ＲＥＱＩＮＦとともにリクエスト保持パイプライン２３０に出力する。

また、スケジューリング部２２０は、設定レジスタ２４０に設定された最長パケットサイズＭＰＳをリクエスト情報ＲＥＱＩＮＦに含めてリクエスト保持パイプライン２３０に出力する。例えば、リクエスト情報ＲＥＱＩＮＦに対応するメモリアクセスが実行されていないときに、スケジューリング部２２０が他のリクエスト情報ＲＥＱＩＮＦを受信したとする。この場合、スケジューリング部２２０は、メモリアクセス要求を単独で受信したことを示す単独要求情報ＲＥＱＡＬＮをリクエスト情報ＲＥＱＩＮＦに含めてリクエスト保持パイプライン２３０に出力する。

並列度ｌは、メモリアクセスの並列度を示し、メモリ３０のアクセスを制御する、並列に動作する処理部２５（２５０、２５１、２５２）の数を示す。並列度ｌは、メモリ３０の動作周波数に応じて変更されてもよい。以下では、メモリアクセスの並列度が"２"であるとして説明される。位相差ｍは、メモリ３０に供給するアクティブコマンドＡＣＴの最小供給間隔（メモリクロックＭＣＬＫのサイクル数）を示し、並列度ｌ（処理部２５の動作数）に応じて異なる。

平均リクエスト間隔ｎは、アクティブコマンドＡＣＴの平均供給間隔（メモリクロックＭＣＬＫのサイクル数）を示す。最長パケットサイズＭＰＳは、メモリアクセスコントローラ２０に供給されるメモリアクセス要求ＭＲＥＱが示すパケットサイズＰＳのうち、最長のパケットサイズＰＳを示し、ＣＰＵ１０およびメモリ３０が搭載されるシステムの仕様に応じて設定される。パケットサイズＰＳは、１回のメモリアクセス要求ＭＲＥＱに対応してメモリ３０から読み出されるデータＤＱのサイズまたはデータＤＱの出力回数を示す。最長パケットサイズＭＰＳは、最大のデータの読み出しサイズの一例である。

資源番号ＮＸＴＲＳＣは、アクティブコマンドＡＣＴおよびリードコマンドＲＤ等のアクセスコマンドを生成する処理部２５を識別する番号であり、"０"が処理部２５０、"１"が処理部２５１、"２"が処理部２５２を示す。スケジューリング部２２０の例は、図５に示し、アクティブコマンドＡＣＴおよびリードコマンドＲＤの例は、図１０以降に示す。例えば、アクティブコマンドＡＣＴは、メモリ３０に含まれる複数のワード線のいずれかを選択するためにメモリ３０に出力される。リードコマンドＲＤは、選択されたワード線に接続される複数のメモリセルのうちの所定数を選択するためにメモリ３０に出力される。

リクエスト保持パイプライン２３０は、シフト信号ＳＦＴＯＵＴ０に基づいて動作する直列に接続された複数（この例では、ｊ＋１個）のステージＳＴＧ（ＳＴＧ０－ＳＴＧｊ）を有する。"ｊ"は、２以上の整数であり、例えば、"７"である。各ステージＳＴＧは、資源番号ＮＸＴＲＳＣ（以下、単に資源番号ＲＳＣとも称する）と経過サイクルＣＹＣとリクエスト情報ＲＥＱＩＮＦとを保持する保持領域を有する。例えば、経過サイクルＣＹＣは、メモリクロックＭＣＬＫのクロックサイクル数で示される。互いに隣接するステージＳＴＧ間での情報のシフトは、図７で説明するシフト入力信号ＳＦＴＩＮに同期して実行される。

リクエスト保持パイプライン２３０は、動作モードに応じたタイミングで初段のステージＳＴＧ０から後段のステージＳＴＧ１－ＳＴＧｊに資源番号ＲＳＣ、経過サイクルＣＹＣおよびメモリアクセス要求ＲＥＱＩＮＦをシフトするシフトレジスタとして動作する。但し、リクエスト保持パイプライン２３０は、並列度ｌと資源番号ＲＳＣとに応じて、ステージＳＴＧが情報を保持する期間（サイクル数）が変化する点で、通常のシフトレジスタと異なる。リクエスト保持パイプライン２３０の各ステージＳＴＧの例は、図７に示す。

設定レジスタ２４０は、並列度ｌ、位相差ｍ、平均リクエスト間隔ｎ、最長パケットサイズＭＰＳ、ロウタイミングＴＲＯＷおよびカラムタイミングＴＣＯＬがそれぞれ設定されるレジスタを有する。例えば、並列度ｌ、位相差ｍ、平均リクエスト間隔ｎ、最長パケットサイズＭＰＳ、ロウタイミングＴＲＯＷおよびカラムタイミングＴＣＯＬは、メモリ３０およびＣＰＵ１０等の仕様に応じて、設定レジスタ２４０に設定される。例えば、設定レジスタ２４０への設定は、ＣＰＵ１０の初期化プログラムにより実行される。並列度ｌ、位相差ｍ、平均リクエスト間隔ｎは、各処理部２５とスケジューリング部２２０とに供給される。最長パケットサイズＭＰＳは、スケジューリング部２２０に供給される。ロウタイミングＴＲＯＷおよびカラムタイミングＴＣＯＬは、各処理部２５に供給される。

各処理部２５（２５０、２５１、２５２）は、リクエスト保持パイプライン２３０の各ステージＳＴＧから出力されるリクエスト情報ＲＥＱＩＮＦ（メモリアクセス要求）を含む情報に基づいて、複数のアクセスコマンドをメモリ３０に出力する。複数のアクセスコマンドは、ロウ制御信号ＲＯＷおよびカラム制御信号ＣＯＬとしてメモリ３０に出力される。ロウ制御信号ＲＯＷは、アクティブコマンドＡＣＴ、バンクアドレスおよびロウアドレスを含む。カラム制御信号ＣＯＬは、リードコマンドＲＤ（またはライトコマンド）、バンクアドレスおよびカラムアドレスを含む。

例えば、各処理部２５は、自処理部２５を示す資源番号ＲＳＣを保持するステージＳＴＧが出力する経過サイクルＣＹＣに基づいて、リクエスト情報ＲＥＱＩＮＦを使用してロウ制御信号ＲＯＷまたはカラム制御信号ＣＯＬを出力する。例えば、並列度ｌ＝２の場合、処理部２５０、２５１が動作し、処理部２５２は動作を停止する。並列度ｌ＝３の場合、処理部２５０、２５１、２５２が動作する。

また、各処理部２５は、データ入力タイミング信号ＤＱＩＮおよびイネーブル信号ＥＮを生成するデータタイミング制御部２５５を有する。データタイミング制御部２５５は、リードコマンドＲＤに対応してメモリ３０からデータＤＱが出力されるタイミングに合わせてデータ入力タイミング信号ＤＱＩＮを生成する。また、データタイミング制御部２５５は、メモリアクセス要求ＭＲＥＱ毎にデータバッファ２９０から出力データＤＯＵＴの出力が可能になったことに基づいてイネーブル信号ＥＮを生成する。イネーブル信号ＥＮは、データバッファ２８０に保持されたデータＤＱをメモリアクセスコントローラ２０の外部に出力する出力開始タイミングを示す。

さらに、データタイミング制御部２５５は、カラム制御信号ＣＯＬの出力に使用したリクエスト情報ＲＥＱＩＮＦをバッファ制御部２７０に出力してもよい。なお、バッファ制御部２７０に出力するリクエスト情報ＲＥＱＩＮＦは、処理部２５内の別の要素から出力されてもよい。処理部２５の例は、図８に示す。

セレクタ２６０は、各処理部２５が出力するロウ制御信号ＲＯＷおよびカラム制御信号ＣＯＬを選択してメモリ３０に出力する。なお、セレクタ２６０は、オア回路の論理で設計されてもよい。

バッファ制御部２７０は、データ入力タイミング信号ＤＱＩＮに基づいて、メモリ３０から読み出されたデータＤＱをデータバッファ２８０に格納する制御を実行する。また、バッファ制御部２７０は、イネーブル信号ＥＮに基づいて、データバッファ２８０に保持されたデータＤＱを出力データＤＯＵＴとして出力する制御を実行する。データバッファ２８０は、メモリ３０から読み出されるデータＤＱを保持する複数のバッファを有する。バッファ制御部２７０およびデータバッファ２８０の例は、図９に示す。

図５は、図４のスケジューリング部２２０の一例を示す。スケジューリング部２２０は、リクエスト情報出力部２２１、資源番号出力部２２２、クロックカウンタ２２３およびシフト信号生成部２２４を有する。

リクエスト情報出力部２２１は、リクエスト受信部２１０から受けるリクエスト情報ＲＥＱＩＮＦと設定レジスタ２４０に保持された最長パケットサイズＭＰＳを順次保持する。リクエスト情報出力部２２１は、保持した情報と単独要求情報ＲＥＱＡＬＮとをリクエスト情報ＲＥＱＩＮＦとして、シフト信号ＳＦＴＯＵＴ０に同期してリクエスト保持パイプライン２３０に順次出力する。

資源番号出力部２２２は、リクエスト情報ＲＥＱＩＮＦを使用してメモリ３０に出力するアクセスコマンドを生成する処理部２５（２５０、２５１、２５２）を示す資源番号ＮＸＴＲＳＣを順次生成して出力する。資源番号出力部２２２は、並列度ｌ＝２の場合、シフト信号ＳＦＴＯＵＴ０に同期して、例えば、処理部２５０、２５１を示す"０"、"１"を資源番号ＮＸＴＲＳＣとして交互に出力する。資源番号出力部２２２は、並列度ｌ＝３の場合、シフト信号ＳＦＴＯＵＴ０に同期して、処理部２５０、２５１、２５２を示す"０"、"１"、"２"を資源番号ＮＸＴＲＳＣとして交互に出力する。

これにより、資源番号出力部２２２を、"並列度ｌ－１"を最大値として資源番号ＮＸＴＲＳＣを交互に生成するカウンタとして動作させることができ、資源番号ＮＸＴＲＳＣの総数を、並列度ｌ（動作モード）に応じて相違させることができる。並列度ｌに応じて資源番号ＮＸＴＲＳＣを交互に出力できるため、並列度ｌの設定にかかわりなく、リクエスト保持パイプライン２３０を動作させることができる。この結果、メモリアクセスコントローラ２０は、並列度ｌに応じたタイミングでアクセスコマンドをメモリ３０に出力することができる。

クロックカウンタ２２３は、メモリクロックＭＣＬＫに同期してカウンタ値ＣＮＴを生成し、生成したカウンタ値ＣＮＴをシフト信号生成部２２４に出力する。例えば、クロックカウンタ２２３は、シフト信号ＳＦＴＯＵＴ０が出力されていない間、メモリクロックＭＣＬＫに同期してカウンタ値ＣＮＴをインクリメントする。また、クロックカウンタ２２３は、シフト信号ＳＦＴＯＵＴ０の出力に応答してカウンタ値ＣＮＴを"１"にリセットする。

シフト信号生成部２２４は、資源番号ＮＸＴＲＳＣ、カウンタ値ＣＮＴ、並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎに基づいて決定される時間間隔でシフト信号ＳＦＴＯＵＴ０を生成し、出力する。

シフト信号生成部２２４は、並列度ｌ＝２、資源番号ＮＸＴＲＳＣ＝０の場合、カウンタ値ＣＮＴ＝ｍのときにシフト信号ＳＦＴＯＵＴ０を出力する。シフト信号生成部２２４は、並列度ｌ＝２で資源番号ＮＸＴＲＳＣ＝１の場合、カウンタ値ＣＮＴ＝"２ｎ－ｍ"のときにシフト信号ＳＦＴＯＵＴ０を出力する。シフト信号生成部２２４は、並列度ｌ＝３の場合、カウンタ値ＣＮＴが"ｎ"になる毎にシフト信号ＳＦＴＯＵＴ０を出力する。

図６は、図５のスケジューリング部２２０の動作の一例を示す。図６は、並列度ｌ＝２、位相差ｍ＝４、平均リクエスト間隔ｎ＝８の例を示す。

スケジューリング部２２０は、並列度ｌ＝２の場合、資源番号ＮＸＴＲＳＣ＝０のとき、クロックカウンタ２２３が"４"をカウントしたことに基づいてシフト信号ＳＦＴＯＵＴ０を出力する。また、スケジューリング部２２０は、並列度ｌ＝２の場合、資源番号ＮＸＴＲＳＣ＝１のとき、クロックカウンタ２２３が"１２"をカウントしたことに基づいてシフト信号ＳＦＴＯＵＴ０を出力する。

スケジューリング部２２０は、ＣＰＵ１０に接続されるメモリ３０の仕様に応じて設定された並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎと、現在の資源番号ＮＸＴＲＳＣとに基づいて、カウンタ値ＣＮＴの最大値を変更することができる。そして、スケジューリング部２２０は、最大値が可変なカウンタ値ＣＮＴに基づいて、所望のタイミングでシフト信号ＳＦＴＯＵＴ０を出力することができ、シフト信号ＳＦＴＯＵＴ０の出力に合わせて資源番号ＮＸＴＲＳＣを更新することができる。

図７は、図４のリクエスト保持パイプライン２３０のステージＳＴＧの一例を示す。各ステージＳＴＧの構成は、互いに同じであるため、図７では、２段分（ｋ－１段目とｋ段目（ｋは、１以上、８以下の整数）を示す。各ステージＳＴＧは、資源番号保持部２３１、経過サイクル保持部２３２、リクエスト情報保持部２３３およびシフト信号生成部２３４を有する。

なお、初段のステージＳＴＧ０は、図５のスケジューリング部２２０から出力される資源番号ＲＳＣ、リクエスト情報ＲＥＱＩＮＦおよびシフト信号ＳＦＴＯＵＴ０を受ける。ステージＳＴＧ０は、スケジューリング部２２０からのシフト信号ＳＦＴＯＵＴ０をシフト入力信号ＳＦＴＩＮとして受ける。ステージＳＴＧ０に供給される経過サイクルＣＹＣは、スケジューリング部２２０からリクエスト情報ＲＥＱＩＮＦを受けたときを基準（＝"０"）として積算される経過サイクルであり、図示しないクロックカウンタにより生成される。また、初段のステージＳＴＧ０に入力される情報は、各処理部２５に供給されない。

資源番号保持部２３１は、有効レベル（例えば、ハイレベル）のシフト入力信号ＳＦＴＩＮをイネーブル端子ＥＮ１で受けている間、前段からの資源番号ＲＳＣを取り込んで保持し、保持した資源番号ＲＳＣを後段のステージＳＴＧと各処理部２５とに出力する。２段目以降のステージＳＴＧは、前段のステージＳＴＧが出力するシフト信号ＳＦＴＯＵＴ０をシフト入力信号ＳＦＴＩＮとして受けて動作する。なお、初段のステージＳＴＧ０の資源番号保持部２３１は、図５のスケジューリング部２２０の資源番号出力部２２２が出力する資源番号ＮＸＴＲＳＣ（並列度ｌ＝２の場合、"０"、"１"の繰り返し）を順次受ける。

経過サイクル保持部２３２は、セレクタＳＥＬ、フリップフロップＦＦおよびインクリメンタＩＮＣを有する。セレクタＳＥＬは、シフト入力信号ＳＦＴＩＮがハイレベルの間、前段からの経過サイクルＣＹＣを選択し、シフト入力信号ＳＦＴＩＮがロウレベルの間、インクリメンタＩＮＣからの経過サイクルＣＹＣを選択する。そして、セレクタＳＥＬは、選択した経過サイクルＣＹＣをフリップフロップＦＦに出力する。

フリップフロップＦＦは、セレクタＳＥＬから受ける経過サイクルＣＹＣを図示しないメモリクロックＭＣＬＫに同期して取り込み、取り込んだ経過サイクルＣＹＣをインクリメンタＩＮＣに出力する。インクリメンタＩＮＣは、経過サイクルＣＹＣを"１"増加させ、増加させた経過サイクルＣＹＣをセレクタＳＥＬの入力に戻すととともに、次段のステージＳＴＧおよび各処理部２５に出力する。

２段目以降の各ステージＳＴＧ１－ＳＴＧ８の経過サイクル保持部２３２は、前段のステージＳＴＧの経過サイクル保持部２３２が保持する経過サイクルＣＹＣ（サイクル数）を、前段のステージＳＴＧが出力するシフト信号ＳＦＴＯＵＴに同期して保持する。また、各ステージＳＴＧ１－ＳＴＧｊの経過サイクル保持部２３２は、前段のステージＳＴＧがシフト信号ＳＦＴＯＵＴを出力しない間、保持しているサイクル数を順次更新する。これにより、各ステージＳＴＧの経過サイクル保持部２３２は、初段のステージＳＴＧ０でリクエスト情報ＲＥＱＩＮＦを受けてからのサイクル数を保持することができ、保持しているサイクル数を各処理部２５に出力することができる。この結果、各処理部２５は、各ステージＳＴＧからのサイクル数に基づいて、メモリ３０へのアクセスコマンドの出力タイミングを判断することができる。

シフト信号生成部２３４は、並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎと、経過サイクル保持部２３２が出力する経過サイクルＣＹＣとに基づいてシフト信号ＳＦＴＯＵＴを生成する。シフト信号生成部２３４が生成したシフト信号ＳＦＴＯＵＴは、次段のステージＳＴＧにシフト入力信号ＳＦＴＩＮとして供給される。このように、各ステージＳＴＧのシフト信号生成部２３４は、経過サイクルＣＹＣが、並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎと自ステージＳＴＧの位置（＝ｋ）とにより決定される値になった場合、シフト信号ＳＦＴＯＵＴを出力する。

シフト信号生成部２３４は、並列度ｌ＝２で、資源番号保持部２３１が保持する資源番号ＲＳＣが"０"の場合、経過時刻が"ｋ＊ｎ＋ｍ"のとき、シフト信号ＳＦＴＯＵＴを１サイクルの期間、有効レベル（例えば、ハイレベル）に設定する。符号＊は、積を示す。シフト信号生成部２３４は、並列度ｌ＝２で、資源番号保持部２３１が保持する資源番号ＲＳＣが"１"の場合、経過時刻が"（ｋ＋１）＊ｎ"のとき、シフト信号ＳＦＴＯＵＴを１サイクルの期間、有効レベルに設定する。シフト信号生成部２３４は、並列度ｌ＝３の場合、経過時刻が"（ｋ＋１）＊ｎ"のとき、シフト信号ＳＦＴＯＵＴを１サイクルの期間、有効レベルに設定する。

すなわち、シフト信号生成部２３４は、メモリ３０の仕様に応じて予め設定された並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎと、現在の資源番号ＮＸＴＲＳＣとに応じて、シフト信号ＳＦＴＯＵＴの出力タイミングを変更することができる。この結果、アクティブコマンドＡＣＴの供給間隔が一定でない場合にも、各ステージＳＴＧのシフト信号ＳＦＴＯＵＴの出力タイミングを揃えることができ、リクエスト保持パイプライン２３０の誤動作を抑止することができる。

例えば、並列度ｌ＝２、位相差ｍ＝４、平均リクエスト間隔ｎ＝８であるとする。この場合、資源番号ＲＳＣ＝０を保持する初段のステージＳＴＧ０は、リクエスト情報ＲＥＱＩＮＦを受けてから４サイクル後にシフト信号ＳＦＴＯＵＴを出力する。資源番号ＲＳＣ＝０を保持する２段目のステージＳＴＧ１は、リクエスト情報ＲＥＱＩＮＦを受けてから１２サイクル後にシフト信号ＳＦＴＯＵＴを出力する。資源番号ＲＳＣ＝０を保持する３段目のステージＳＴＧ２は、リクエスト情報ＲＥＱＩＮＦを受けてから２０サイクル後にシフト信号ＳＦＴＯＵＴを出力する。

また、資源番号ＲＳＣ＝１を保持する初段のステージＳＴＧ０は、リクエスト情報ＲＥＱＩＮＦを受けてから８サイクル後にシフト信号ＳＦＴＯＵＴを出力する。資源番号ＲＳＣ＝１を保持する２段目のステージＳＴＧ１は、リクエスト情報ＲＥＱＩＮＦを受けてから１６サイクル後にシフト信号ＳＦＴＯＵＴを出力する。資源番号ＲＳＣ＝１を保持する３段目のステージＳＴＧ２は、リクエスト情報ＲＥＱＩＮＦを受けてから２４サイクル後にシフト信号ＳＦＴＯＵＴを出力する。

一方、並列度ｌ＝３、位相差ｍ＝８、平均リクエスト間隔ｎ＝８であるとする。この場合、初段のステージＳＴＧ０は、リクエスト情報ＲＥＱＩＮＦを受けてから８サイクル後にシフト信号ＳＦＴＯＵＴを出力する。２段目のステージＳＴＧ１は、リクエスト情報ＲＥＱＩＮＦを受けてから１６サイクル後にシフト信号ＳＦＴＯＵＴを出力する。３段目のステージＳＴＧ２は、リクエスト情報ＲＥＱＩＮＦを受けてから２４サイクル後にシフト信号ＳＦＴＯＵＴを出力する。

リクエスト情報保持部２３３は、有効レベルのシフト入力信号ＳＦＴＩＮをイネーブル端子ＥＮ１で受けている間、前段からのリクエスト情報ＲＥＱＩＮＦを取り込んで保持する。リクエスト情報保持部２３３は、取り込んだリクエスト情報ＲＥＱＩＮＦを次段のステージＳＴＧおよび各処理部２５に出力する。初段のステージＳＴＧ０のリクエスト情報保持部２３３は、スケジューリング部２２０のリクエスト情報出力部２２１が出力するリクエスト情報ＲＥＱＩＮＦを取り込む。

図８は、図４の処理部２５（２５０、２５１、２５２）の一例を示す。図８では、リクエスト保持パイプライン２３０が９個のステージＳＴＧ０－ＳＴＧ８を有するとする。各処理部２５は、データタイミング制御部２５５に加えて、セレクタ２５３１およびロウ情報出力部２５３２を有するロウ制御部２５３と、セレクタ２５４１、カラム情報出力部２５４２およびカウンタ２５４３を有するカラム制御部２５４とを有する。

セレクタ２５３１は、リクエスト保持パイプライン２３０の各ステージＳＴＧ０－ＳＴＧ８から資源番号ＲＳＣ、経過サイクルＣＹＣおよびリクエスト情報ＲＥＱＩＮＦを受ける。また、セレクタ２５３１は、設定レジスタ２４０からロウタイミングＴＲＯＷおよび並列度ｌを受ける。

セレクタ２５３１は、自処理部２５の識別番号である自資源番号と一致する資源番号ＲＳＣと、ロウタイミングＴＲＯＷで示されるサイクルと一致する経過サイクルＣＹＣとを出力するステージＳＴＧから出力されるリクエスト情報ＲＥＱＩＮＦを選択する。そして、セレクタ２５３１は、選択したリクエスト情報ＲＥＱＩＮＦをロウ情報出力部２５３２に出力する。ロウ情報出力部２５３２は、セレクタ２５３１から受けるリクエスト情報ＲＥＱＩＮＦに応答して、リクエスト情報ＲＥＱＩＮＦを使用してロウ制御信号ＲＯＷを生成し、メモリ３０に出力する。

セレクタ２５４１は、リクエスト保持パイプライン２３０の各ステージＳＴＧ０－ＳＴＧ８からの資源番号ＲＳＣ、経過サイクルＣＹＣおよびリクエスト情報ＲＥＱＩＮＦを受ける。また、セレクタ２５４１は、設定レジスタ２４０からカラムタイミングＴＣＯＬおよび並列度ｌを受ける。

セレクタ２５４１は、自処理部２５の識別番号である自資源番号と一致する資源番号ＲＳＣと、カラムタイミングＴＣＯＬで示されるサイクルと一致する経過サイクルＣＹＣとを出力するステージＳＴＧから出力されるリクエスト情報ＲＥＱＩＮＦを選択する。そして、セレクタ２５４１は、選択したリクエスト情報ＲＥＱＩＮＦをカラム情報出力部２５４２に出力する。カウンタ２５４３は、カラム制御信号ＣＯＬの出力回数を計数する。カラム情報出力部２５４２は、セレクタ２５４１から受けるリクエスト情報ＲＥＱＩＮＦに応答して、リクエスト情報ＲＥＱＩＮＦを使用してカラム制御信号ＣＯＬを生成し、メモリ３０に出力する。この際、カラム情報出力部２５４２は、カウンタ２５４３が計数する回数分のカラム制御信号ＣＯＬを、所定数のサイクルの経過毎に出力する。

このように、各処理部２５は、リクエスト保持パイプライン２３０の複数のステージＳＴＧが保持する資源番号ＲＳＣと経過サイクルＣＹＣとリクエスト情報ＲＥＱＩＮＦとを受ける。そして、各処理部２５は、受けた資源番号ＲＳＣが自資源番号と一致する場合、受けたリクエスト情報ＲＥＱＩＮＦに対応するアクセスコマンド（アクティブコマンドＡＣＴまたはリードコマンドＲＤなど）をメモリ３０に出力する。換言すれば、各処理部２５は、自資源番号ＲＳＣを出力するステージＳＴＧが保持する経過サイクルＣＹＣが示すサイクル数が、並列度ｌに応じて決定されるアクセスコマンドの出力サイクルを示す場合、対応するアクセスコマンドをメモリ３０に出力する。したがって、並列度ｌによってアクセスコマンドの出力サイクルが変更される場合にも、並列度ｌと資源番号ＲＳＣと経過サイクルＣＹＣとに基づいて、正しいタイミングでアクセスコマンドをメモリ３０に出力することができる。

データタイミング制御部２５５は、自資源番号と一致する資源番号ＲＳＣと、カラムタイミングＴＣＯＬで示されるサイクルと一致する経過サイクルＣＹＣとを出力するステージＳＴＧから出力されるリクエスト情報ＲＥＱＩＮＦを受ける。リクエスト情報ＲＥＱＩＮＦは、単独要求情報ＲＥＱＡＬＮを含む。データタイミング制御部２５５は、受けた情報に基づいてデータ入力タイミング信号ＤＱＩＮおよびイネーブル信号ＥＮを生成する。また、データタイミング制御部２５５は、図４で説明したように、カラム制御信号ＣＯＬの出力に使用したリクエスト情報ＲＥＱＩＮＦを出力する。

なお、データ入力タイミング信号ＤＱＩＮおよびイネーブル信号ＥＮは、どのメモリアクセス要求ＭＲＥＱ（リードアクセス要求）に対応するかを識別する識別情報を含んでもよい。この場合、識別情報は、シーケンス番号でもよい。データ入力タイミング信号ＤＱＩＮに基づくライトポインタ値ＷＰの生成タイミングおよびイネーブル信号ＥＮの生成タイミングは、図１３および図１５等で説明される。

また、メモリアクセスコントローラ２０は、設定レジスタ２４０に設定された並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎに基づいてメモリ３０のアクセスを制御する。例えば、並列度ｌは、"２"または"３"である。並列度ｌ、位相差ｍおよび平均リクエスト間隔ｎが可変であるため、図５、図７および図８に示すようにメモリアクセスのための制御回路が複雑になる。しかしながら、図５、図７および図８に示す制御回路は、一例であり、メモリアクセスコントローラ２０は、他の制御回路を有してもよい。例えば、並列度ｌ＝２、位相差ｍ＝４、平均リクエスト間隔ｎ＝８に限定される場合、図６に示したように、シフト信号ＳＦＴＯＵＴ０の出力タイミングは、固定化される。このため、メモリアクセスのための制御回路を図５、図７および図８に比べて簡易にすることができる。

なお、メモリアクセスコントローラ２０がメモリ３０に発行するアクティブコマンドＡＣＴおよびリードコマンドＲＤのタイミングの例は、特願２０２０－０９７８２６号の図９－図１７に記載されている。

図９は、図４のバッファ制御部２７０およびデータバッファ２８０の一例を示す。バッファ制御部２７０およびデータバッファ２８０の動作の例は、図１１－図１８で説明される。バッファ制御部２７０は、データ出力制御部ＤＱＣＮＴＬ、バッファセレクタＢＳＥＬ、カウンタＣＯＮＴ（ＣＯＮＴ０、ＣＯＮＴ１）およびセレクタＳＥＬ（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）を有する。また、バッファ制御部２７０は、オア回路ＯＲ、選択信号生成部ＳＥＬＧＥＮおよび出力タイミング生成部ＯＴＧＥＮを有する。

データバッファ２８０は、バッファＢＵＦ（ＢＵＦ０、ＢＵＦ１、ＢＵＦ２）を有する。各バッファＢＵＦ０－ＢＵＦ２は、メモリ３０から読み出されるデータＤＱを保持するｐ＋１個のエントリを有し、ライトポインタ値ＷＰで指定されたエントリにデータＤＱを書き込む。各バッファＢＵＦ０－ＢＵＦ２は、シフトレジスタの構造を有する。この例では、"ｐ"は、"３"以上の整数である。

データ出力制御部ＤＱＣＮＴＬは、各処理部２５のデータタイミング制御部２５５からのデータ入力タイミング信号ＤＱＩＮに応答して、バッファＢＵＦ０－ＢＵＦ２のいずれかを示す書き込み選択信号ＢＷＳＥＬをバッファセレクタＢＳＥＬに出力する。また、データ出力制御部ＤＱＣＮＴＬは、データ入力タイミング信号ＤＱＩＮに応答して、カウンタＣＯＮＴ０、ＣＯＮＴ１のいずれかにカウントアップ信号ＣＵＰを出力する。さらに、データ出力制御部ＤＱＣＮＴＬは、あらかじめ設定された所定の条件にしたがって、カウンタＣＯＮＴ０（またはＣＯＮＴ１）にカウントダウン信号ＣＤＷＮを出力する。データ出力制御部ＤＱＣＮＴＬは、カウンタＣＯＮＴ０、ＣＯＮＴ１の各々をカウントアップまたはカウントダウンするカウンタ制御部の一例である。

所定の条件は、カウンタＣＯＮＴ０（またはＣＯＮＴ１）のライトポインタ値ＷＰ０（またはＷＰ１）がパケットサイズＰＳに対応する最大値になる前に、バッファＢＵＦに保持されたデータＤＱの出力が開始される場合である。例えば、データ出力制御部ＤＱＣＮＴＬは、カウントダウン信号ＣＤＷＮを生成するタイミングを、図８のデータタイミング制御部２５５から受けるリクエスト情報ＲＥＱＩＮＦに基づいて決定してもよい。

シフトレジスタの構造を有するバッファＢＵＦに対して、データ出力制御部ＤＱＣＮＴＬは、バッファＢＵＦからデータＤＱを出力させるときにカウンタＣＯＮＴをカウントダウンさせる。これにより、バッファＢＵＦのシフト動作により新たなデータＤＱの格納位置がずれる場合にも、正しい位置にデータＤＱを格納することができる。

また、データ出力制御部ＤＱＣＮＴＬは、バッファＢＵＦへのデータＤＱの格納とバッファＢＵＦからデータＤＱの出力とを同時に行うときにカウンタＣＯＮＴのカウントアップおよびカウントダウンを停止する。これにより、バッファＢＵＦのシフト動作にかかわりなく、バッファＢＵＦの同じ位置に新たなデータＤＱを格納することができる。すなわち、バッファＢＵＦへのデータＤＱの格納とバッファＢＵＦからデータＤＱの出力とを同時に行うときにも、正しい位置に新たなデータＤＱを格納することができる。

なお、データ出力制御部ＤＱＣＮＴＬは、メモリ３０へのアクセスを実行していないアイドル状態において、データ入力タイミング信号ＤＱＩＮを受けた場合、"０"の書き込み選択信号ＢＷＳＥＬを出力する。また、データ出力制御部ＤＱＣＮＴＬは、アイドル状態において、カウンタＣＯＮＴ０にカウントアップ信号ＣＵＰを出力する。この後、データ出力制御部ＤＱＣＮＴＬは、異なるメモリアクセス要求ＭＲＥＱに対応するデータ入力タイミング信号ＤＱＩＮを受けた場合、カウンタＣＯＮＴ１にカウントアップ信号ＣＵＰを出力する。

データ出力制御部ＤＱＣＮＴＬは、アイドル状態を、リクエスト情報ＲＥＱＩＮＦに含まれる、メモリアクセス要求ＭＲＥＱを単独で受信したことを示す単独要求情報ＲＥＱＡＬＮに基づいて判定可能である。また、データ出力制御部ＤＱＣＮＴＬは、リクエスト情報ＲＥＱＩＮＦに単独要求情報ＲＥＱＡＬＮが含まれない場合、アイドル状態でないことを判定可能である。

データ出力制御部ＤＱＣＮＴＬは、同じメモリアクセス要求ＭＲＥＱに対応するデータ入力タイミング信号ＤＱＩＮを受ける毎に、同じカウンタＣＯＮＴに所定数（例えば"４"）のカウントアップ信号ＣＵＰを出力する。また、データ出力制御部ＤＱＣＮＴＬは、データ入力タイミング信号ＤＱＩＮの出力元の処理部２５が変わる毎に、カウンタＣＯＮＴ０、ＣＯＮＴ１を交互に使用するためにカウントアップ信号ＣＵＰを出力するカウンタＣＯＮＴを切り替える。

バッファセレクタＢＳＥＬは、選択するバッファＢＵＦを識別するバッファ選択値をそれぞれ保持する３つの保持部ＢＳＥＬ０、ＢＳＥＬ１、ＢＳＥＬ２を有する。保持部ＢＳＥＬ０－ＢＳＥＬ２に保持されたバッファ選択値は、各処理部２５のデータタイミング制御部２５５からのデータ入力タイミング信号ＤＱＩＮに応答して、セレクタＳＥＬ０－ＳＥＬ２に出力される。以下では、保持部ＢＳＥＬ０－ＢＳＥＬ２にそれぞれ保持されたバッファ選択値は、バッファ選択値ＢＳＥＬ０－ＢＳＥＬ２とも称される。

バッファセレクタＢＳＥＬは、保持部ＢＳＥＬ０、ＢＳＥＬ１、ＢＳＥＬ２を、番号が小さい順に優先的に使用する。例えば、バッファセレクタＢＳＥＬは、アイドル状態において、"０"の書き込み選択信号ＢＷＳＥＬを受けた場合、受けた"０"を優先度が最も高い保持部ＢＳＥＬ０に保持する。バッファセレクタＢＳＥＬは、この状態で"１"の書き込み選択信号ＢＷＳＥＬを受けた場合、受けた"１"を優先度が次に高い保持部ＢＳＥＬ１に保持する。バッファセレクタＢＳＥＬは、さらにこの状態で"２"の書き込み選択信号ＢＷＳＥＬを受けた場合、受けた"２"を優先度が最も低い保持部ＢＳＥＬ２に保持する。

バッファセレクタＢＳＥＬは、保持部ＢＳＥＬ０に保持しているバッファ選択値を選択信号生成部ＳＥＬＧＥＮに出力する。そして、バッファセレクタＢＳＥＬは、保持部ＢＳＥＬ１、ＢＳＥＬ２にそれぞれ保持したバッファ選択値を、シフト信号ＳＦＴに基づいて優先度が１つ低い保持部ＢＳＥＬ０、ＢＳＥＬ１に移動する。

カウンタＣＯＮＴ０は、カウントアップ信号ＣＵＰに応答してライトポインタ値ＷＰ０を"１"ずつ増加し、カウントダウン信号ＣＤＷＮに応答してライトポインタ値ＷＰ０を"１"ずつ減少する。カウンタＣＯＮＴ１は、カウントアップ信号ＣＵＰに応答してライトポインタ値ＷＰ１を"１"ずつ増加し、カウントダウン信号ＣＤＷＮに応答してライトポインタ値ＷＰ１を"１"ずつ減少する。

セレクタＳＥＬ０－ＳＥＬ２は、カウンタＣＯＮＴ０、ＣＯＮＴ１とバッファＢＵＦ０－ＢＵ２の間に配置される。セレクタＳＥＬ０は、データ出力制御部ＤＱＣＮＴＬから"０"の書き込み選択信号ＢＷＳＥＬが出力されたことに基づいてライトポインタ値ＷＰ０、ＷＰ１のいずれかをライトポインタ値ＷＰとしてバッファＢＵＦ０に出力する。セレクタＳＥＬ１は、データ出力制御部ＤＱＣＮＴＬから"１"の書き込み選択信号ＢＷＳＥＬが出力されたことに基づいてライトポインタ値ＷＰ０、ＷＰ１のいずれかをライトポインタ値ＷＰとしてバッファＢＵＦ１に出力する。

セレクタＳＥＬ２は、データ出力制御部ＤＱＣＮＴＬから"２"の書き込み選択信号ＢＷＳＥＬが出力されたことに基づいてライトポインタ値ＷＰ０、ＷＰ１のいずれかをライトポインタ値ＷＰとしてバッファＢＵＦ２に出力する。上述したように、アイドル状態においてカウンタＣＯＮＴ０が使用された後、データ入力タイミング信号ＤＱＩＮの出力元の処理部２５が変わる毎に、カウンタＣＯＮＴ１、ＣＯＮＴ０が交互に使用される。そして、各セレクタＳＥＬは、対応するバッファＢＵＦにメモリアクセス要求ＭＲＥＱに含まれるパケットサイズＰＳに対応する数のデータＤＱが格納されるまで、最初に選択したライトポインタ値ＷＰを選択し続ける。例えば、各セレクタＳＥＬは、パケットサイズＰＳを、リクエスト情報ＲＥＱＩＮＦに基づいて検出する。

カウンタＣＯＮＴ０、ＣＯＮＴ１とバッファＢＵＦ０－ＢＵＦ２との間にセレクタＳＥＬ０－ＳＥＬ２を配置することで、任意のカウンタＣＯＮＴが生成するライトポインタ値ＷＰを任意のバッファＢＵＦに供給することができる。この結果、カウンタＣＯＮＴの数をバッファＢＵＦの数より少なくすることができ、バッファＢＵＦの数と同じ数のカウンタＣＯＮＴを設ける場合に比べて、メモリアクセスコントローラ２０の回路規模を削減することができる。

オア回路ＯＲは、各処理部２５のデータタイミング制御部２５５からのイネーブル信号ＥＮを応答イネーブル信号ＲＥＴＥＮとして選択信号生成部ＳＥＬＧＥＮに出力する。選択信号生成部ＳＥＬＧＥＮは、応答イネーブル信号ＲＥＴＥＮを受けたときに保持部ＢＳＥＬ０で保持しているバッファ選択値を読み出し選択信号ＢＲＳＥＬとして出力タイミング生成部ＯＴＧＥＮに出力する。読み出し選択信号ＢＲＳＥＬは、メモリアクセス要求ＭＲＥＱに対応してメモリ３０から読み出されたデータＤＱを保持しているバッファＢＵＦを示す。

出力タイミング生成部ＯＴＧＥＮは、選択信号生成部ＳＥＬＧＥＮからの読み出し選択信号ＢＲＳＥＬをデコードし、読み出し選択信号ＢＲＳＥＬの値が示すバッファＢＵＦを選択する。出力タイミング生成部ＯＴＧＥＮは、選択したバッファＢＵＦにデータシフト信号ＤＳＦＴを出力する。ここで、出力タイミング生成部ＯＴＧＥＮは、メモリアクセス要求ＭＲＥＱに含まれるパケットサイズＰＳで示されるデータ数分のパルスを有するデータシフト信号ＤＳＦＴを連続して出力する。なお、メモリ３０がＤＤＲタイプである場合、データシフト信号ＤＳＦＴのパルスは、メモリクロックＭＣＬＫの１周期に２回出力される。

各バッファＢＵＦ０－ＢＵＦ２は、シフト信号ＤＳＦＴに応答して数値の大きいエントリから数値の小さいエントリに保持しているデータＤＱをシフトする。そして、各バッファＢＵＦ０－ＢＵＦ２は、"０"番のエントリから取り出したデータＤＱを出力データＤＯＵＴとして、共通の出力データ線ＤＯＵＴに出力する。なお、バッファ制御部２７０は、バッファＢＵＦ０－ＢＵＦ２から出力する出力データＤＯＵＴが出力データ線ＤＯＵＴ上で衝突しないようにシフト信号ＤＳＦＴを生成する。

図１０は、図４のメモリアクセスコントローラ２０によりメモリ３０にリードアクセスする一例を示す。図１０は、並列度ｌ＝２、位相差ｍ＝４、平均リクエスト間隔ｎ＝８に設定される場合の動作の例を示す。ロウ制御信号ＲＯＷ０およびカラム制御信号ＣＯＬ０は、処理部２５０から出力され、ロウ制御信号ＲＯＷ１およびカラム制御信号ＣＯＬ１は、処理部２５１から出力される。メモリ３０は、２つのバンクグループＢＧ０、ＢＧ１を有するとする。図１０において、順次増加する数値は、経過サイクルＣＹＣ（メモリクロックＭＣＬＫのサイクル数の積算値）を示す。

まず、処理部２５０は、ＣＹＣ１において、バンクグループＢＧ０にアクティブコマンドＡＣＴ０を出力する。例えば、アクティブコマンドＡＣＴは、２クロックサイクルを使用してメモリ３０に供給される。処理部２５１は、処理部２５０がアクティブコマンドＡＣＴ０を出力してからｔＲＲＤＳ（RAS to RAS Delay）後であるＣＹＣ５において、バンクグループＢＧ１にアクティブコマンドＡＣＴ１を出力する。ｔＲＲＤＳは、異なるバンクグループＢＧ間でのアクティブコマンドＡＣＴの最小間隔の仕様である。

処理部２５０は、アクティブコマンドＡＣＴ０を出力してからｔＲＣＤＲＤ（RAS to CAS Delay）後であるＣＹＣ１６において、バンクグループＢＧ０に最初のリードコマンドＲＤ０を出力する。処理部２５０は、リードコマンドＲＤ０を出力してからｔＣＣＤＬ（CAS to CAS Delay Long）後であるＣＹＣ２０において、バンクグループＢＧ０に２番目のリードコマンドＲＤ０を出力する。ｔＣＣＤＬは、同一のバンクグループＢＧ間でのカラム系コマンド（リードコマンドＲＤ等）の最小間隔の仕様である。

処理部２５１は、処理部２５０がリードコマンドＲＤ０を出力してからｔＣＣＤＳ（CAS to CAS Delay Short）後であるＣＹＣ２２において、バンクグループＢＧ１に最初のリードコマンドＲＤ１を出力する。ｔＣＣＤＳは、異なるバンクグループＢＧ間でのカラム系コマンドの最小間隔の仕様である。

この後、処理部２５０、２５１は、２サイクル毎にリードコマンドＲＤ（ＲＤ０またはＲＤ１）を交互に出力する。各処理部２５０、２５１によるリードコマンドＲＤの出力間隔は４サイクルである。

処理部２５０が最初のリードコマンドＲＤ０を出力してからリードレイテンシＲＬに対応するサイクル後、最初のリードコマンドＲＤ０に対応する最初のリードデータＤ０がバンクグループＢＧ０から出力される。この例では、バースト長が"４"に設定されているため、メモリクロックＭＣＬＫの立ち上がりエッジと立ち下がりエッジのそれぞれに同期して４つのデータが読み出される。さらに、各リードコマンドＲＤからリードレイテンシＲＬが経過後に、リードデータＤ（Ｄ０またはＤ１）が各バンクグループＢＧからそれぞれ読み出される。

図１０に示す動作は、並列度ｌ＝２、位相差ｍ＝４および平均リクエスト間隔ｎ＝８に応じて、シフト信号ＳＦＴＯＵＴ０を出力するスケジューリング部２２０と、ステージＳＴＧのシフト動作を実行するリクエスト保持パイプライン２３０とにより実現される。これにより、メモリアクセスコントローラ２０は、複数の並列度ｌに共通のリクエスト保持パイプライン２３０のステージＳＴＧに順次転送される情報を使用して、並列度ｌ＝２でのリードアクセス動作を実行することができる。

図１１－図１８は、メモリ３０のリードアクセス時のバッファ制御部２７０およびデータバッファ２８０の動作の一例を示す。すなわち、図１１－図１８は、メモリアクセスコントローラ２０によるメモリアクセス方法の一例を示す。図１０と同様の動作については、詳細な説明は省略する。

図１１－図１８に示す動作は、図１０と同様に、並列度ｌ＝２、位相差ｍ＝４、平均リクエスト間隔ｎ＝８に設定されて実行される。最長パケットサイズＭＰＳは、１回のメモリアクセス要求ＭＲＥＱに応答してメモリ３０からデータＤＱが３２回読み出される"３２"に設定される。

図１１および図１２は、同じサイクル期間での動作を示し、図１３および図１４は、同じサイクル期間での動作を示す。図１５および図１６は、同じサイクル期間での動作を示し、図１７および図１８は、同じサイクル期間での動作を示す。以下では、メモリクロックＭＣＬＫの経過サイクル数であるサイクルＣＹＣ１－ＣＹＣ７４は、符号のみで説明される。アクティブコマンドＡＣＴ０の元となるメモリアクセス要求ＭＲＥＱのパケットサイズＰＳは、"３２"であり、アクティブコマンドＡＣＴ１の元となるメモリアクセス要求ＭＲＥＱのパケットサイズＰＳは、"１６"である。

ＣＹＣ３７までのメモリ３０に対するアクセスは、図１０と同様である。例えば、図１１－図１８では、メモリアクセスコントローラ２０の処理部２５０は、ＣＹＣ１６で最初のリードコマンドＲＤ０を出力し、４サイクル毎に後続のリードコマンドＲＤ０を７回出力する。メモリアクセスコントローラ２０の処理部２５１は、ＣＹＣ２２で最初のリードコマンドＲＤ１を出力し、４サイクル毎に後続のリードコマンドＲＤ１を３回出力する。

処理部２５１は、図１３のＣＹＣ３８で、アクティブコマンドＡＣＴ１に対応する２つめのパケットサイズＰＳのアクセスの最初のリードコマンドＲＤ２を出力し、４サイクル毎に後続のリードコマンドＲＤ２を３回出力する。２回目のアクセスの最初のリードコマンドＲＤ２は、４番目のリードコマンドＲＤ１の４サイクル後に発行される。

処理部２５０は、図１５のＣＹＣ４８で、アクティブコマンドＡＣＴ１に対応する３つめのパケットサイズＰＳのアクセスの最初のリードコマンドＲＤ３を出力し、４サイクル毎に後続のリードコマンドＲＤ３を７回出力する。２回目のアクセスの最初のリードコマンドＲＤ２は、４番目のリードコマンドＲＤ１の４サイクル後に発行される。処理部２５１は、ＣＹＣ５４で最初のリードコマンドＲＤ４を出力し、４サイクル毎に後続のリードコマンドＲＤ４を７回出力する。

メモリアクセスコントローラ２０は、アクティブコマンドＡＣＴ０を出力するとき、メモリ３０に対する他のアクティブコマンドＡＣＴによるアクセスを実行しておらず、図１１の開始時、メモリ３０は、動作していないアイドル状態である。すなわち、メモリアクセスコントローラ２０は、アクティブコマンドＡＣＴ０の契機となるメモリアクセス要求ＭＲＥＱを単独で受信する。上述したように、アイドル状態は、リクエスト情報ＲＥＱＩＮＦに含まれる単独要求情報ＲＥＱＡＬＮに基づいて判定される。

メモリ３０がアイドル状態の場合、図９のデータ出力制御部ＤＱＣＮＴＬは、アクティブコマンドＡＣＴ０を発行した処理部２５０からのデータ入力タイミング信号ＤＱＩＮの受信に基づいて、図１１のＣＹＣ２１で"０"の書き込み選択信号ＢＷＳＥＬを出力する。"０"の書き込み選択信号ＢＷＳＥＬは、メモリ３０から読み出されるデータＤＱをバッファＢＵＦ０に格納することを示す。なお、処理部２５０は、メモリ３０からの４つの連続するデータＤＱの出力タイミング（例えば、ＣＹＣ２１、ＣＹＣ２２）に合わせて、図示しないデータ入力タイミング信号ＤＱＩＮを出力する。

データ出力制御部ＤＱＣＮＴＬは、処理部２５０からのデータ入力タイミング信号ＤＱＩＮに基づいてカウンタＣＯＮＴ０にカウントアップ信号ＣＵＰを出力する。カウンタＣＯＮＴ０は、カウントアップ信号ＣＵＰに応答して、データＤＱの出力タイミングに合わせてライトポインタ値ＷＰ０を"１"ずつ増加させる。なお、カウンタＣＯＮＴ０、ＣＯＮＴ１がそれぞれ出力するライトポインタ値ＷＰ０、ＷＰ１の初期値は、"０"である。

図９のバッファセレクタＢＳＥＬは、ＣＹＣ２１において、書き込み選択信号ＢＳＳＥＬの"０"を、優先度が最も高い保持部ＢＳＥＬ０に保持する。保持部ＢＳＥＬ０に保持された"０"によりセレクタＳＥＬ０が選択され、ライトポインタ値ＷＰ０は、セレクタＳＥＬ０を介してバッファＢＵＦ０に供給される。そして、バッファＢＵＦ０は、ＣＹＣ２１－ＣＹＣ５１に掛けてライトポインタ値ＷＰ０が示すエントリにリードコマンドＲＤ０に対応するデータＤＱ０－ＤＱ３１を順次書き込む。

図１３において、図１１の２番目のリードコマンドＲＤ０に応答して、ＣＹＣ２５、ＣＹＣ２６でメモリ３０からデータＤＱ４－ＤＱ７が順次読み出される。この後、リードコマンドＲＤ１、ＲＤ０に対応してメモリから４つのデータＤＱが交互に読み出される。パケットサイズＰＳに対応する３２個のデータＤＱ０－ＤＱ３１をメモリ３０から読み出すために、リードコマンドＲＤ０は８回発行される。パケットサイズＰＳに対応する１６個のデータＤＱ０－ＤＱ１５をメモリ３０から読み出すために、リードコマンドＲＤ１は４回発行される。

データ出力制御部ＤＱＣＮＴＬは、処理部２５０からのデータ入力タイミング信号ＤＱＩＮの受信に基づいて、"０"の書き込み選択信号ＢＷＳＥＬを出力する。また、データ出力制御部ＤＱＣＮＴＬは、処理部２５１からのデータ入力タイミング信号ＤＱＩＮの受信に基づいて、"１"の書き込み選択信号ＢＷＳＥＬを出力する。"１"の書き込み選択信号ＢＷＳＥＬは、メモリ３０から読み出されるデータＤＱをバッファＢＵＦ１に格納することを示す。

なお、図１１－図１８において、各バッファＢＵＦ０－ＢＵＦ２に付した"０"から"２４"は、エントリ番号を示す。タイミング図上において、各バッファＢＵＦ０－ＢＵＦ２のエントリに付した数値は、各エントリが保持するデータＤＱの番号を示す。

データ出力制御部ＤＱＣＮＴＬは、処理部２５０、２５１の各々からのデータ入力タイミング信号ＤＱＩＮに基づいてカウンタＣＯＮＴ０、ＣＯＮＴ１の各々にカウントアップ信号ＣＵＰを出力する。各カウントアップ信号ＣＵＰは、メモリ３０からのデータＤＱの受信タイミングに合わせて出力される。これにより、カウンタＣＯＮＴ０、ＣＯＮＴ１の各々は、ライトポインタ値ＷＰ０、ＷＰ１の各々を"１"ずつ増加する。

図１１および図１３において、保持部ＢＳＥＬ０は、バッファＢＵＦ０にデータＤＱ１５が格納されるまで"０"を保持している。このため、セレクタＳＥＬ０を介してライトポインタ値ＷＰ０を受けるバッファＢＵＦ０は、ライトポインタ値ＷＰ０が示すエントリに、リードコマンドＲＤ０に対応するデータＤＱを順次書き込む。

バッファセレクタＢＳＥＬは、図１３のＣＹＣ２７において、"１"の書き込み選択信号ＢＷＳＥＬの最初の受信に応答して、書き込み選択信号ＢＳＳＥＬの"１"を、空いている保持部ＢＳＥＬのうち、優先度が最も高い保持部ＢＳＥＬ１に保持する。保持部ＢＳＥＬ１に保持された"１"によりセレクタＳＥＬ１が選択され、ライトポインタ値ＷＰ１はバッファＢＵＦ１に供給される。

保持部ＢＳＥＬ１は、ＣＹＣ２７－ＣＹＣ３５の間、"１"を保持し、"１"の保持部ＢＳＥＬ１によりセレクタＳＥＬ１が選択される。このため、ＣＹＣ２７－ＣＹＣ３５において、セレクタＳＥＬ１を介してライトポインタ値ＷＰ１を受けるバッファＢＵＦ１は、ライトポインタ値ＷＰ０が示すエントリに、リードコマンドＲＤ１に対応するデータＤＱを順次書き込む。

アクティブコマンドＡＣＴ０を出力した処理部２５０のデータタイミング制御部２５５は、図１３のＣＹＣ３５でイネーブル信号ＥＮ（ＲＤ０）を生成する。この例では、データタイミング制御部２５５は、最初のリードコマンドＲＤ０の出力から１８サイクル後（ＣＹＣ３５）にイネーブル信号ＥＮ（ＲＤ０）を生成する。１８サイクルは、最初のリードコマンドＲＤ０の出力から出力データＤＯＵＴの出力が完了するまでの３４サイクルから３２個の出力データＤＯＵＴの出力に掛かる１６サイクルを引くことで求められる。ＣＹＣ３５でリードコマンドＲＤ０に対応するイネーブル信号ＥＮを出力することで、データＤＱ３１がバッファＢＵＦ０に保持されたＣＹＣ５１に、バッファＢＵＦ０からデータＤＱ３１を出力データＤＯＵＴとして出力することができる。

処理部２５０からのイネーブル信号ＥＮを応答イネーブル信号ＲＥＴＥＮとして受けた選択信号生成部ＳＥＬＧＥＮは、図１４のＣＹＣ３５において、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"０"を読み出し選択信号ＢＲＳＥＬとして出力する。図９の出力タイミング生成部ＯＴＧＥＮは、"０"の読み出し選択信号ＢＲＳＥＬに基づいてバッファＢＵＦ０にデータシフト信号ＤＳＦＴを順次出力する。これにより、メモリアクセスコントローラ２０は、ＣＹＣ３４－ＣＹＣ５１に掛けて、バッファＢＵＦ０に保持されたデータＤＱ０－ＤＱ３１を出力データＤＯＵＴとして図３のネットワーク制御部１６に連続して出力する（図１４、図１６）。

選択信号生成部ＳＥＬＧＥＮは、"０"の読み出し選択信号ＢＲＳＥＬの出力に応答してバッファセレクタＢＳＥＬにシフト信号ＳＦＴを出力する。バッファセレクタＢＳＥＬは、シフト信号ＳＦＴに応答してシフト動作し、図１３のＣＹＣ３６において、保持部ＢＳＥＬ１に保持しているバッファ選択値＝"１"を保持部ＢＳＥＬ０に移行する。これにより、バッファＢＵＦ０からの出力データＤＯＵＴを出力後、バッファＢＵＦ１から出力データＤＯＵＴを出力することが決定される。

保持部ＢＳＥＬ０は、ＣＹＣ３６－ＣＹＣ５１の間、"１"を保持し、"１"の保持部ＢＳＥＬ１によりセレクタＳＥＬ１が選択され続ける。ＣＹＣ３６－ＣＹＣ４１において、セレクタＳＥＬ１を介してライトポインタ値ＷＰ１を受けるバッファＢＵＦ１は、ライトポインタ値ＷＰ０が示すエントリに、リードコマンドＲＤ１に対応するデータＤＱを順次書き込む。

データ出力制御部ＤＱＣＮＴＬは、バッファＢＵＦ０からデータＤＱが出力されるタイミングに合わせてカウントダウン信号ＣＤＷＮを出力する。これにより、ライトポインタ値ＷＰ０は、図１３のＣＹＣ３６から"１"ずつ減少する。但し、バッファＢＵＦ０からのデータＤＱの出力とメモリ３０から読み出されたデータＤＱのバッファＢＵＦ０への格納とが同時に実行される場合、データ出力制御部ＤＱＣＮＴＬは、カウントダウン信号ＣＤＷＮおよびカウントアップ信号ＣＵＰの出力を停止する。このため、例えば、ＣＹＣ３７、ＣＹＣ３８とＣＹＣ３９の前半とでは、バッファＢＵＦ０においてライトポインタ値ＷＰ０＝"１２"で示されるエントリにデータＤＱ１５－ＤＱ１９が順次格納される。

図１５のＣＹＣ４１において、リードコマンドＲＤ１を出力する処理部２５１のデータタイミング制御部２５５は、イネーブル信号ＥＮ（ＲＤ１）を生成する。この例では、データタイミング制御部２５５は、最初のリードコマンドＲＤ１の出力から１８サイクル後にイネーブル信号ＥＮを生成する。１８サイクルは、最初のリードコマンドＲＤ１の出力から出力データＤＯＵＴの出力が完了するまでの１８サイクルから１６個の出力データＤＯＵＴの出力に掛かる８サイクルを引き、さらに８サイクルを追加することで求められる。

図１１に示したように、メモリアクセスコントローラ２０は、アクティブコマンドＡＣＴ１を発行するとき、メモリ３０に対する他のアクティブコマンドＡＣＴ０を発行している。このため、メモリ３０はアイドル状態でない。メモリ３０がアイドル状態でない場合、アクティブコマンドＡＣＴ１に対応する出力データＤＯＵＴの出力を、先行するアクティブコマンドＡＣＴ０に対応する出力データＤＯＵＴの出力後に行わせるために、８サイクルが追加される。

ここで、１８サイクルは、メモリアクセスコントローラ２０が受付可能なメモリアクセス要求ＭＲＥＱのうち、最長パケットサイズＭＰＳのメモリアクセス要求ＭＲＥＱにおいて、最初のリードコマンドからイネーブル信号ＥＮが出力されるまでの期間と等しい。すなわち、データタイミング制御部２５５は、メモリ３０がアイドル状態でない場合、後続のメモリアクセス要求ＭＲＥＱに対応するデータの出力開始タイミングを、最長パケットサイズＭＰＳのメモリアクセス要求を受けたときの出力開始タイミングに設定する。例えば、この実施形態では、最長パケットサイズＭＰＳは、３２個のデータＤＱに対応する。

これにより、メモリアクセス要求ＭＲＥＱのパケットサイズＰＳによらず、最初のリードコマンドＲＤからデータＤＱの出力開始タイミングまでの期間を一定にすることができる。したがって、先行するメモリアクセス要求ＭＲＥＱのパケットサイズＰＳに応じて出力開始タイミングを設定する場合に比べて、データタイミング制御部２５５によるイネーブル信号ＥＮの出力制御を簡易にすることができる。なお、データタイミング制御部２５５は、先行のメモリアクセス要求ＭＲＥＱのパケットサイズＰＳに応じてイネーブル信号ＥＮの出力タイミング（すなわち、出力開始タイミング）を設定してもよい。

なお、アクティブコマンドＡＣＴ１の発行時に他のアクティブコマンドＡＣＴが発行されておらず、メモリ３０がアイドル状態の場合、データタイミング制御部２５５は、最初のリードコマンドＲＤ１の出力から１０サイクル後にイネーブル信号ＥＮを生成する。１０サイクルは、メモリアクセス要求ＭＲＥＱ（ＡＣＴ１）を発行するデバイスのアクセス仕様（例えば、パケットサイズＰＳ＝１６個のデータＤＱ）に応じて設定されるイネーブル信号ＥＮの出力タイミングである。これにより、メモリアクセスコントローラ２０は、メモリアクセス要求ＭＲＥＱに対応するデータＤＯＵＴを最短のタイミングでメモリアクセス要求ＭＲＥＱの発行元のデバイスに出力することができる。

図１５のＣＹＣ４１において、選択信号生成部ＳＥＬＧＥＮは、処理部２５１からのイネーブル信号ＥＮ（ＲＤ１）を応答イネーブル信号ＲＥＴＥＮとして受ける。バッファＢＵＦ０からデータＤＱを出力中であるため、選択信号生成部ＳＥＬＧＥＮは、保持部ＢＳＥＬ１で保持しているバッファ選択値＝"１"の応答イネーブル信号ＲＥＴＥＮに応答するデータＤＱの出力を抑止する。

すなわち、選択信号生成部ＳＥＬＧＥＮは、後続のメモリアクセス要求ＭＲＥＱのデータＤＯＵＴが、先行のメモリアクセス要求ＭＲＥＱに対応する最終データＤＯＵＴより早く出力されないように、後続のデータＤＯＵＴの出力開始タイミングを設定する。これにより、バッファＢＵＦ０、ＢＵＦ１からのデータＤＱの出力が衝突することを抑止することができ、メモリアクセスコントローラ２０の誤動作を抑止することができる。

バッファセレクタＢＳＥＬは、図１５のＣＹＣ４３において、"２"の書き込み選択信号ＢＷＳＥＬの最初の受信に応答して、書き込み選択信号ＢＷＳＥＬの"２"を、空いている保持部ＢＳＥＬのうち、優先度が最も高い保持部ＢＳＥＬ１に保持する。保持部ＢＳＥＬ１に保持された"２"によりセレクタＳＥＬ２が選択され、ライトポインタ値ＷＰ１はバッファＢＵＦ２に供給される。そして、バッファＢＵＦ２は、順次増加するライトポインタ値ＷＰ１が示すエントリに、リードコマンドＲＤ２に対応するデータＤＱを図１６のＣＹＣ４３から順次書き込む。

なお、ライトポインタ値ＷＰ０、ＷＰ１のいずれを使用するかは、データ出力制御部ＤＱＣＮＴＬにより設定される。データ出力制御部ＤＱＣＮＴＬは、メモリ３０のアイドル状態が解除された後、ライトポインタ値ＷＰ０の使用を決定し、その後、空いているライトポインタ値ＷＰの使用を順次決定する。

ＣＹＣ５１において、選択信号生成部ＳＥＬＧＥＮは、バッファＢＵＦ０からのデータＤＱ３１の出力完了に合わせて、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"１"を読み出し、選択信号ＢＲＳＥＬ（図１６）として出力する。出力タイミング生成部ＯＴＧＥＮは、"１"の読み出し選択信号ＢＲＳＥＬに基づいてバッファＢＵＦ１にデータシフト信号ＤＳＦＴを順次出力する。これにより、メモリアクセスコントローラ２０は、ＣＹＣ５１－ＣＹＣ５９に掛けて、バッファＢＵＦ１に保持されたデータＤＱ０－ＤＱ１５を出力データＤＯＵＴとして図３のネットワーク制御部１６に順次出力する（図１６、図１８）。

このように、メモリアクセスコントローラ２０は、メモリ３０がアイドル状態でない場合、アクティブコマンドＡＣＴに対応する出力データＤＯＵＴの出力を遅らせることで、メモリアクセス要求ＭＲＥＱの発行順に出力データＤＯＵＴを出力できる。したがって、出力データＤＯＵＴの遅れによりメモリアクセス要求ＭＲＥＱの発行元のデバイスによるデータ処理等が遅れることを抑制することができる。この結果、複数のパケットサイズＰＳのメモリアクセス要求ＭＲＥＱを処理可能なメモリアクセスコントローラ２０の動作に依存して、出力データＤＯＵＴを受けるデバイスの処理性能が低下することを抑制することができる。

なお、バッファＢＵＦ１からデータＤＱを出力するときに、リードコマンドＲＤ１に対応してメモリ３０から読み出されたデータＤＱ０－ＤＱ１５は、バッファＢＵＦ１に既に保持されている。このため、データ出力制御部ＤＱＣＮＴＬは、ライトポインタ値ＷＰ１を減少させるカウントダウン信号ＣＤＷＮを生成せず、ライトポインタ値ＷＰ１は、"１５"から減少されない（図１３）。

選択信号生成部ＳＥＬＧＥＮは、"１"の読み出し選択信号ＢＲＳＥＬの出力に応答してバッファセレクタＢＳＥＬにシフト信号ＳＦＴを出力する。バッファセレクタＢＳＥＬは、シフト信号ＳＦＴに応答してシフト動作し、図１５のＣＹＣ５２において、保持部ＢＳＥＬ１に保持しているバッファ選択値＝"２"を保持部ＢＳＥＬ０に移行する。これにより、バッファＢＵＦ１からの出力データＤＯＵＴを出力後、バッファＢＵＦ２から出力データＤＯＵＴを出力することが決定される。

図１５のＣＹＣ５７おいて、リードコマンドＲＤ２を出力する処理部２５１のデータタイミング制御部２５５は、バッファＢＵＦ２からのデータＤＱが、バッファＢＵＦ１からのデータＤＱの出力後に出力されるようにイネーブル信号ＥＮ（ＲＤ２）を生成する。リードコマンドＲＤ２に対応するイネーブル信号ＥＮは、リードコマンドＲＤ１に対応するイネーブル信号ＥＮと同様に、最初のリードコマンドＲＤ２の出力から１８サイクル後に生成される。

バッファセレクタＢＳＥＬは、図１５のＣＹＣ５３において、リードコマンドＲＤ３に対応する"０"の書き込み選択信号ＢＷＳＥＬの最初の受信に応答して、書き込み選択信号ＢＷＳＥＬの"０"を保持部ＢＳＥＬ１に保持する。書き込み選択信号ＢＷＳＥＬの"０"が保持された保持部ＢＳＥＬ１は、空いている保持部ＢＳＥＬのうち、優先度が最も高い。保持部ＢＳＥＬ１に保持された"０"によりセレクタＳＥＬ０が選択され、ライトポインタ値ＷＰ０はバッファＢＵＦ０に供給される。そして、バッファＢＵＦ０は、順次増加するライトポインタ値ＷＰ０が示すエントリに、リードコマンドＲＤ３に対応するデータＤＱをＣＹＣ５３－ＣＹＣ８３（図示せず）に掛けてから順次書き込む。

選択信号生成部ＳＥＬＧＥＮは、処理部２５１からのイネーブル信号ＥＮ（ＲＤ２）を応答イネーブル信号ＲＥＴＥＮとして受ける。バッファＢＵＦ１からデータＤＱを出力中であるため、選択信号生成部ＳＥＬＧＥＮは、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"２"の応答イネーブル信号ＲＥＴＥＮに応答するデータＤＱの出力を抑止する。そして、選択信号生成部ＳＥＬＧＥＮは、バッファＢＵＦ１からのデータＤＱ１５の出力完了に合わせて、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"２"をＣＹＣ５９で読み出し、選択信号ＢＲＳＥＬとして出力する（図１８）。

出力タイミング生成部ＯＴＧＥＮは、"２"の読み出し選択信号ＢＲＳＥＬに基づいてバッファＢＵＦ２にデータシフト信号ＤＳＦＴを順次出力する。これにより、メモリアクセスコントローラ２０は、図１８のＣＹＣ５９－ＣＹＣ６７に掛けて、バッファＢＵＦ２に保持されたデータＤＱ０－ＤＱ１５を出力データＤＯＵＴとして図３のネットワーク制御部１６に順次出力する。

なお、バッファＢＵＦ２からデータＤＱを出力するときに、リードコマンドＲＤ２に対応してメモリ３０から読み出されたデータＤＱ０－ＤＱ１５は、バッファＢＵＦ２に既に保持されている。このため、データ出力制御部ＤＱＣＮＴＬは、ライトポインタ値ＷＰ１を減少させるカウントダウン信号ＣＤＷＮを生成せず、ライトポインタ値ＷＰ１は、"１５"から減少されない（図１５）。

バッファセレクタＢＳＥＬは、図１７のＣＹＣ５９において、リードコマンドＲＤ４に対応する"１"の書き込み選択信号ＢＷＳＥＬの最初の受信に応答して、書き込み選択信号ＢＷＳＥＬの"１"を空いている保持部ＢＳＥＬ２に保持する。保持部ＢＳＥＬ２に保持された"１"によりセレクタＳＥＬ１が選択され、ライトポインタ値ＷＰ１はバッファＢＵＦ１に供給される。そして、バッファＢＵＦ１は、順次増加するライトポインタ値ＷＰ１が示すエントリに、リードコマンドＲＤ４に対応するデータＤＱを図１８のＣＹＣ５９から順次書き込む。

選択信号生成部ＳＥＬＧＥＮは、図１８のＣＹＣ５９において、"２"の読み出し選択信号ＢＲＳＥＬの出力に応答してバッファセレクタＢＳＥＬにシフト信号ＳＦＴを出力する。バッファセレクタＢＳＥＬは、シフト信号ＳＦＴに応答してシフト動作する。そして、バッファセレクタＢＳＥＬは、図１７のＣＹＣ６０において、保持部ＢＳＥＬ１に保持しているバッファ選択値＝"０"を保持部ＢＳＥＬ０に移行し、保持部ＢＳＥＬ２に保持しているバッファ選択値＝"１"を保持部ＢＳＥＬ１に移行する。これにより、バッファＢＵＦ２から出力データＤＯＵＴを出力後、バッファＢＵＦ０から出力データＤＯＵＴを出力することが決定される。

図１７のＣＹＣ６７において、リードコマンドＲＤ３を出力する処理部２５０のデータタイミング制御部２５５は、バッファＢＵＦ０からのデータＤＱが、バッファＢＵＦ２からのデータＤＱの出力後に出力されるようにイネーブル信号ＥＮ（ＲＤ３）を生成する。リードコマンドＲＤ３に対応するイネーブル信号ＥＮは、リードコマンドＲＤ１に対応するイネーブル信号ＥＮと同様に、最初のリードコマンドＲＤ３の出力から１８サイクル後に生成される。

選択信号生成部ＳＥＬＧＥＮは、処理部２５０からのイネーブル信号ＥＮ（ＲＤ３）を応答イネーブル信号ＲＥＴＥＮとして受ける。選択信号生成部ＳＥＬＧＥＮは、バッファＢＵＦ２からのデータＤＱ１５の出力完了に合わせて、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"０"をＣＹＣ６７で読み出し、選択信号ＢＲＳＥＬとして出力する（図１８）。

出力タイミング生成部ＯＴＧＥＮは、"０"の読み出し選択信号ＢＲＳＥＬに基づいてバッファＢＵＦ０にデータシフト信号ＤＳＦＴを順次出力する。これにより、メモリアクセスコントローラ２０は、ＣＹＣ６７－ＣＹＣ８３（図示せず）に掛けて、バッファＢＵＦ０に保持されたデータＤＱ０－ＤＱ３１を出力データＤＯＵＴとして図３のネットワーク制御部１６に順次出力する。

図１７のＣＹＣ７３において、リードコマンドＲＤ４を出力する処理部２５１のデータタイミング制御部２５５は、バッファＢＵＦ２からのデータＤＱが、バッファＢＵＦ０からのデータＤＱの出力後に出力されるようにイネーブル信号ＥＮ（ＲＤ４）を生成する。イネーブル信号ＥＮは、リードコマンドＲＤ１に対応するイネーブル信号ＥＮと同様に、最初のリードコマンドＲＤ４の出力から１８サイクル後に生成される。

選択信号生成部ＳＥＬＧＥＮは、処理部２５１からのイネーブル信号ＥＮを応答イネーブル信号ＲＥＴＥＮとして受ける。バッファＢＵＦ０からデータＤＱを出力中であるため、選択信号生成部ＳＥＬＧＥＮは、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"１"の応答イネーブル信号ＲＥＴＥＮに応答するデータＤＱの出力を抑止する。

その後、選択信号生成部ＳＥＬＧＥＮは、バッファＢＵＦ０からのデータＤＱ３１の出力完了に合わせて、保持部ＢＳＥＬ０で保持しているバッファ選択値＝"１"を読み出し、選択信号ＢＲＳＥＬとして出力する。そして、図示は省略するが、メモリアクセスコントローラ２０は、バッファＢＵＦ１に保持されたデータＤＱ０－ＤＱ３１を出力データＤＯＵＴとして図３のネットワーク制御部１６に順次出力する
図１９は、他のメモリアクセスコントローラの動作の一例を示す。図１０－図１８と同様の動作については、詳細な説明は省略する。メモリアクセスコントローラからメモリに出力されるアクティブコマンドＡＣＴ０、ＡＣＴ１およびリードコマンドＲＤ０、ＲＤ１のタイミングは、図１０、図１１、図１３および図１５と同じである。なお、図１９では、リードコマンドＲＤ３、ＲＤ４は、発行されない。

図１９の動作を実行するメモリアクセスコントローラは、アクティブコマンドＡＣＴの発行時に他のアクティブコマンドＡＣＴが発行されているか否かを判定する機能を持たない。換言すれば、図１９の動作を実行するメモリアクセスコントローラは、メモリがアイドル状態でない場合に、バッファＢＵＦからの出力データＤＯＵＴの出力を遅らせる機能を持たない。

このため、メモリアクセスコントローラは、最初のリードコマンドＲＤ１の出力から１０サイクル後であるＣＹＣ３３にイネーブル信号ＥＮ（ＲＤ１）を生成する。メモリアクセスコントローラは、バッファＢＵＦから他の出力データＤＯＵＴが出力されていないため、リードコマンドＲＤ１に対応してバッファＢＵＦに保持されるデータＤＱ０－ＤＱ１５を出力データＤＯＵＴとしてＣＹＣ３３－ＣＹＣ４１に掛けて出力する。

メモリアクセスコントローラは、最初のリードコマンドＲＤ０の出力から１８サイクル後であるＣＹＣ３５にイネーブル信号ＥＮ（ＲＤ０）を生成する。ＣＹＣ３５では、リードコマンドＲＤ１に対応する出力データＤＯＵＴがバッファＢＵＦから出力されている。このため、メモリアクセスコントローラは、リードコマンドＲＤ１に対応する出力データＤＯＵＴがバッファＢＵＦから出力された後、ＣＹＣ４１－ＣＹＣ５７に掛けて、リードコマンドＲＤ０に対応する出力データＤＯＵＴ出力する。

図１９においてかぎ括弧で囲った破線の出力データＤＯＵＴは、バッファＢＵＦから他の出力データＤＯＵＴが出力されていない場合のイネーブル信号ＥＮ（ＲＤ０）に応答する出力タイミングを示す。メモリアクセスコントローラは、メモリから読み出したデータＤＱを、コマンドを受けた順に出力することが好ましい。

しかしながら、図１９に示すように、パケットサイズＰＳが異なるメモリアクセス要求ＭＲＥＱを処理可能なメモリアクセスコントローラは、メモリアクセス要求ＭＲＥＱの受付順により出力データＤＯＵＴのネットワーク制御部への出力順が逆になる場合がある。例えば、パケットサイズＰＳの大きいメモリアクセス要求ＭＲＥＱの後にパケットサイズＰＳの小さいメモリアクセス要求ＭＲＥＱが発行される場合、出力データＤＯＵＴの出力順が逆になるおそれがある。

出力データＤＯＵＴの出力順が逆になる場合、メモリアクセス要求ＭＲＥＱの発行元のデバイスによるメモリからの読み出しデータを使用したデータ処理等が遅れるおそれがあり、デバイスの処理性能が低下するおそれがある。また、メモリアクセス要求ＭＲＥＱの発行元のシステムが、メモリからの読み出しデータの受信の完了時刻を予測し、予測した完了時刻に基づいて投機的に動作する場合、投機的な動作が無駄になるおそれがある。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、メモリアクセスコントローラ２０は、ＣＰＵ１０の内部または外部から受けるパケットサイズＰＳが異なるメモリアクセス要求ＭＲＥＱに基づいてメモリ３０から読み出されるデータＤＱを、メモリアクセス要求ＭＲＥＱの受付順に出力できる。

バッファ制御部２７０は、後続のリードコマンドＲＤ１に対応するデータＤＱの出力が、先行のリードコマンドＲＤ０に対応するデータＤＱの出力と重複する場合、イネーブル信号ＥＮ（ＲＤ１）に基づくデータＤＱの出力の開始を遅らせる。これにより、複数のバッファＢＵＦからのデータＤＱの衝突を抑止することができ、誤ったデータＤＱ（ＤＯＵＴ）がメモリアクセスコントローラ２０から出力されることを抑止することができる。

さらに、この実施形態では、以下に示す効果を得ることができる。例えば、データタイミング制御部２５５は、メモリ３０がアイドル状態でない場合、後続のメモリアクセス要求ＭＲＥＱに対応するデータの出力開始タイミングを、最長パケットサイズＭＰＳのメモリアクセス要求を受けたときの出力開始タイミングに設定する。これにより、メモリアクセス要求ＭＲＥＱのパケットサイズＰＳによらず、最初のリードコマンドＲＤからデータＤＱの出力開始タイミングまでの期間を一定にすることができる。したがって、先行するメモリアクセス要求ＭＲＥＱのパケットサイズＰＳに応じて出力開始タイミングを設定する場合に比べて、データタイミング制御部２５５によるイネーブル信号ＥＮの出力制御を簡易にすることができる。

選択信号生成部ＳＥＬＧＥＮは、後続のメモリアクセス要求ＭＲＥＱのデータＤＯＵＴが、先行のメモリアクセス要求ＭＲＥＱに対応する最終データＤＯＵＴより早く出力されないように、後続のデータＤＯＵＴの出力開始タイミングを設定する。これにより、バッファＢＵＦ０、ＢＵＦ１からのデータＤＱの出力が衝突することを抑止することができ、メモリアクセスコントローラ２０の誤動作を抑止することができる。

メモリ３０がアイドル状態の場合、データタイミング制御部２５５は、メモリアクセス要求ＭＲＥＱを発行するデバイスのアクセス仕様（例えば、パケットサイズＰＳ）に応じてイネーブル信号ＥＮの出力タイミングを設定する。これにより、メモリアクセスコントローラ２０は、メモリアクセス要求ＭＲＥＱに対応するデータＤＯＵＴを最短のタイミングでメモリアクセス要求ＭＲＥＱの発行元のデバイスに出力することができる。

シフトレジスタの構造を有するバッファＢＵＦに対して、データ出力制御部ＤＱＣＮＴＬは、バッファＢＵＦからデータＤＱを出力させるときにカウンタＣＯＮＴをカウントダウンさせる。これにより、バッファＢＵＦのシフト動作により新たなデータＤＱの格納位置がずれる場合にも、正しい位置にデータＤＱを格納することができる。

また、データ出力制御部ＤＱＣＮＴＬは、バッファＢＵＦへのデータＤＱの格納とバッファＢＵＦからデータＤＱの出力とを同時に行うときにカウンタＣＯＮＴのカウントアップおよびカウントダウンを停止する。これにより、バッファＢＵＦのシフト動作にかかわりなく、バッファＢＵＦの同じ位置に新たなデータＤＱを格納することができる。

カウンタＣＯＮＴ０、ＣＯＮＴ１とバッファＢＵＦ０－ＢＵＦ２との間にセレクタＳＥＬ０－ＳＥＬ２を配置することで、任意のカウンタＣＯＮＴが生成するライトポインタ値ＷＰを任意のバッファＢＵＦに供給することができる。この結果、カウンタＣＯＮＴの数をバッファＢＵＦの数より少なくすることができ、バッファＢＵＦの数と同じ数のカウンタＣＯＮＴを設ける場合に比べて、メモリアクセスコントローラ２０の回路規模を削減することができる。

図２０は、別の実施形態におけるメモリアクセスコントローラの例を示す。メモリアクセスコントローラ２１は、２つの処理部２５と、各処理部２５に対応するリクエスト保持パイプライン２３０を有し、並列度ｌは"２"である。メモリアクセスコントローラ２２は、３つの処理部２５と、各処理部２５に対応するリクエスト保持パイプライン２３０を有し、並列度ｌは"３"である。

メモリアクセスコントローラ２３は、３つの処理部２５と、各処理部２５に対応するリクエスト保持パイプライン２３０を有し、"２"または"３"の両方の並列度ｌに対応する。メモリアクセスコントローラ２３は、並列度ｌが"２"の場合、４つのステージＳＴＧに接続された２つの処理部２５を使用し、並列度ｌが"３"の場合、３つの処理部２５を使用する。各処理部２５の構成は、接続されるステージＳＴＧの数が少ないことを除き、図８に示す処理部２５と同様の構成である。

各メモリアクセスコントローラ２１、２２、２３は、各処理部２５に接続されるバッファ制御部２７０およびデータバッファ２８０を有する。バッファ制御部２７０およびデータバッファ２８０の構成は、図９と同様である。これにより、各メモリアクセスコントローラ２１、２２、２３は、上述した実施形態と同様の効果を得ることができる。例えば、各メモリアクセスコントローラ２１、２２、２３は、パケットサイズＰＳが異なるメモリアクセス要求ＭＲＥＱに基づいてメモリ３０から読み出されるデータＤＱを、メモリアクセス要求ＭＲＥＱの受付順に出力できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１ 演算処理装置
２ メモリアクセスコントローラ
３ アクセス制御部
４ バッファ制御部
５（５ａ、５ｂ） バッファ
６ メモリ
１０ 演算処理装置
１２ コア
１４ キャッシュ
１６ ネットワーク制御部
１８ インタコネクト
２０、２１、２２、２３ メモリアクセスコントローラ
２５（２５０、２５１、２５２） 処理部
３０ メモリ
２１０ リクエスト受信部
２２０ スケジューリング部
２２１ リクエスト情報出力部
２２２ 資源番号出力部
２２３ クロックカウンタ
２２４ シフト信号生成部
２３０ リクエスト保持パイプライン
２３１ 資源番号保持部
２３２ 経過サイクル保持部
２３３ リクエスト情報保持部
２３４ シフト信号生成部
２４０ 設定レジスタ
２５３ ロウ制御部
２５４ カラム制御部
２５５ データタイミング制御部
２６０ セレクタ
２７０ バッファ制御部
２８０ データバッファ
２５３１ セレクタ
２５３２ ロウ情報出力部
２５４１ セレクタ
２５４２ カラム情報出力部
２５４３ カウンタ
ＡＣＴ アクティブコマンド
ＢＧ（ＢＧ０－ＢＧ３） バンクグループ
ＢＳＥＬ バッファセレクタ
ＢＳＥＬ０－ＢＳＥＬ２ 保持部
ＢＵＦ０－ＢＵＦ２ バッファ
ＢＷＳＥＬ 書き込み選択信号
ＢＲＳＥＬ 読み出し選択信号
ＣＮＴ カウンタ値
ＣＤＷＮ カウントダウン信号
ＣＯＬ（ＣＯＬ０、ＣＯＬ１） カラム制御信号
ＣＯＮＴ０、ＣＯＮＴ１ カウンタ
ＣＵＰ カウントアップ信号
ＣＹＣ サイクル
ＤＯＵＴ 出力データ
ＤＱ データ
ＤＱＣＮＴＬ データ出力制御部
ＤＱＩＮ データ入力タイミング信号
ＤＳＦＴ、ＤＳＦＴａ、ＤＳＦＴｂ データシフト信号
ＥＮ イネーブル信号
ＦＦ フリップフロップ
ＩＮＣ インクリメンタ
ｌ 並列度
ｍ 位相差
ＭＣＬＫ メモリクロック
ＭＰＳ 最長パケットサイズ
ＭＲＥＱ メモリアクセス要求
ｎ 平均リクエスト間隔
ＯＴＧＥＮ 出力タイミング生成部
ＰＳ パケットサイズ
ＲＤ（ＲＤ０－ＲＤ４） リードコマンド
ＲＥＱＡＬＮ 単独要求情報
ＲＥＱＩＮＦ リクエスト情報
ＲＥＴＥＮ 応答イネーブル信号
ＲＬ リードレイテンシ
ＲＯＷ（ＲＯＷ０、ＲＯＷ１） ロウ制御信号
ＲＳＣ 資源番号
ＳＥＬ、ＳＥＬ０－ＳＥＬ２ セレクタ
ＳＥＬＧＥＮ 選択信号生成部
ＳＦＴＩＮ シフト入力信号
ＳＴＧ（ＳＴＧ０－ＳＴＧ１０） ステージ
Ｔ 経過時刻
ＴＣＯＬ カラムタイミング
ＴＲＯＷ ロウタイミング
ＷＰ、ＷＰ０、ＷＰ１、ＷＰａ、ＷＰｂ ライトポインタ値

Claims (8)

1. データの読み出しサイズが異なる複数のメモリアクセス要求に基づいてメモリのアクセスを制御可能なメモリアクセスコントローラを有する演算処理装置であって、
   前記メモリアクセスコントローラは、
   複数のメモリアクセス要求を受けた場合、前記メモリから出力される読み出しデータの競合を避けるタイミングで前記複数のメモリアクセス要求に対応するリードコマンドを前記メモリにそれぞれ出力し、前記メモリから読み出されるデータの外部への出力開始タイミングを生成するアクセス制御部と、
   前記リードコマンドにそれぞれ対応して前記メモリから読み出されるデータをそれぞれ保持する複数のバッファと、
   前記複数のバッファの動作を制御し、前記出力開始タイミングに基づいて前記複数のバッファのいずれかからデータを出力させるバッファ制御部と、を有し、
   前記アクセス制御部は、先行のメモリアクセス要求に対応するメモリアクセスの実行中に後続のメモリアクセス要求を受けた場合、前記後続のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングを、前記先行のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングより遅らせる
   演算処理装置。
2. 前記アクセス制御部は、
   先行のメモリアクセス要求に対応するメモリアクセスの実行中に後続のメモリアクセス要求を受けた場合、前記後続のメモリアクセス要求に対応する前記出力開始タイミングを、受付可能なメモリアクセス要求のうち、データの読み出しサイズが最大のメモリアクセス要求を受けたときの前記出力開始タイミングに設定する
   請求項１に記載の演算処理装置。
3. 前記バッファ制御部は、前記後続のメモリアクセス要求に対応する前記出力開始タイミングが、前記先行のメモリアクセス要求に対応する前記バッファからの最終データの出力タイミングより早い場合、前記後続のメモリアクセス要求に対応する前記出力開始タイミングを前記最終データの出力タイミングより後に設定する
   請求項１または請求項２に記載の演算処理装置。
4. 前記アクセス制御部は、メモリアクセス要求を受けたとき、先行のメモリアクセス要求に対応するメモリアクセスが実行されていない場合、受けたメモリアクセス要求のアクセス仕様に応じた出力開始タイミングを設定する
   請求項１ないし請求項３のいずれか１項に記載の演算処理装置。
5. 前記複数のバッファの各々は、データの出力時にシフト動作するシフトレジスタの構造を有し、
   前記バッファ制御部は、前記複数のバッファの各々のデータの格納先を示すライトポインタ値を生成する複数のカウンタと、前記複数のカウンタの各々をカウントアップまたはカウントダウンするカウンタ制御部と、を有し、
   前記カウンタ制御部は、前記バッファからデータを出力することなく前記バッファにデータの格納するときに前記カウンタをカウントアップし、前記バッファにデータの格納することなく前記バッファからデータを出力するときに前記カウンタをカウントダウンし、前記バッファからデータを出力するとともに前記バッファにデータを格納するときに前記カウンタのカウントアップおよびカウントダウンを停止する
   請求項１ないし請求項４のいずれか１項に記載の演算処理装置。
6. 前記カウンタが生成するライトポインタ値を前記バッファのいずれかに供給するセレクタを有し、
   前記カウンタの数は、前記バッファの数より少ない
   請求項５に記載の演算処理装置。
7. 演算を実行する演算実行部と、
   外部デバイスに接続されるインタフェース部と、
   前記演算実行部が出力する前記メモリアクセス要求および前記インタフェース部を介して外部デバイスが出力する前記メモリアクセス要求を受信し、受信したメモリアクセス要求を前記メモリアクセスコントローラに出力するネットワーク制御部と、を有する
   請求項１ないし請求項６のいずれか１項に記載の演算処理装置。
8. データの読み出しサイズが異なる複数のメモリアクセス要求に基づいてメモリのアクセスを制御可能なメモリアクセスコントローラによるメモリアクセス方法であって、
   複数のメモリアクセス要求を受けた場合、前記メモリから出力される読み出しデータの競合を避けるタイミングで前記複数のメモリアクセス要求に対応するリードコマンドを前記メモリにそれぞれ出力し、
   前記メモリから読み出されるデータの外部への出力開始タイミングを生成し、
   前記リードコマンドにそれぞれ対応して前記メモリから読み出されるデータをそれぞれ保持する複数のバッファの動作を制御し、前記出力開始タイミングに基づいて前記複数のバッファのいずれかからデータを出力させ、
   先行のメモリアクセス要求に対応するメモリアクセスの実行中に後続のメモリアクセス要求を受けた場合、前記後続のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングを、前記先行のメモリアクセス要求に対応する前記バッファからのデータの出力開始タイミングより遅らせる
   メモリアクセス方法。

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