JP7635650B2 - 半導体装置の検査方法 - Google Patents

Description

本発明は、半導体装置の検査方法に関する。

従来、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のＭＯＳトランジスタを有する半導体装置の電気特性の検査方法としては、例えば特許文献１に記載のものが提案されている。特許文献１に記載の検査方法は、ゲート電圧を印加した際に生じるコレクタ電流を計測すると共に、ゲート電圧に対するコレクタ電流の傾きを算出する。そして、この検査方法では、ゲート電圧に対するコレクタ電流の傾きが、１０^－７レベルの微小電流区間と１０^－５～１０^－３レベルの中間電流区間とで一致しない場合にはスイッチング不良と判定する。

特開２０１６－２３９６４号公報

さて、この種の半導体装置は、上記のスイッチング特性のほか、ソース／ドレイン間の耐電圧の検査（以下「ＤＳ耐圧検査」という）も行われる。ＤＳ耐圧検査は、オフ状態のＭＯＳトランジスタのドレイン電極に電圧を印加し、印加電圧を半導体装置の定格電圧に向けて上昇させ、印加電圧が当該定格電圧を超えるか否かを計測する。ＤＳ耐圧検査において、半導体装置のＭＯＳトランジスタが正常である場合には、ドレイン電極への印加電圧が定格電圧を超える一方で、不良が生じている場合には、検査途中で当該印加電圧が定格電圧未満の電圧に低下する。

半導体装置の品質向上や製造における歩留まり改善のためには、ＤＳ耐圧検査において不良が生じた場合に、その不良原因や発生箇所を判別することが重要である。具体的には、ＤＳ耐圧検査において不良が生じた場合、その原因は、大きくは、ソース／ドレイン間の短絡もしくは耐圧不安定、またはドレイン電極の表面における沿面放電の発生の２つに分けられる。前者の場合にはトランジスタ領域に何らかの異常が生じており、後者の場合には耐圧保持領域やドレイン電極表面に何らかの異常が生じていると考えられ、半導体装置の品質向上等の観点で取りうる対策がそれぞれ異なるため、これらの判別を行うことが重要となる。

ＤＳ耐圧検査において沿面放電が生じたか否かを判別する従来の方法としては、検査後にドレイン電極表面に放電痕があるか否かを目視で確認する、あるいは、検査中にドレイン電極の表面で発光するか否かを光センサで確認するなどが挙げられる。

しかし、前者の方法では、ＤＳ耐圧検査の後に、半導体装置の外観の目視確認という追加の検査工程が必要となり、工数の増加に伴い、半導体装置の製造コストが増大してしまう。また、目視による外観検査では、見落としが生じるおそれがある。後者の方法では、ＤＳ耐圧検査時に外部の光を遮断する外壁などの遮蔽部材が必要となる上、沿面放電による光を検知する光センサを半導体装置の近傍に配置しなければならないといった制約が生じるため、検査のコストが増大してしまう。

本発明は、上記の点に鑑み、ＭＯＳトランジスタを有する半導体装置のＤＳ耐圧検査において不良が生じた際に、ＤＳ耐圧検査以外の工数を増やすことなく、安価に、不良原因が沿面放電であるか否かを判別可能とすることを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置の検査方法は、ＭＯＳトランジスタを有する半導体装置（１）の検査方法であって、オフ状態のＭＯＳトランジスタのドレイン電極（１２）に電圧を印加し、印加電圧をＭＯＳトランジスタの定格電圧に向けて上昇させる１回目の電圧印加工程を行うことと、１回目の電圧印加工程の途中で、印加電圧が定格電圧よりも小さい第１の電圧値（Ｖ_ｄｓ１）に低下した場合、継続して印加電圧を定格電圧に向けて上昇させる２回目の電圧印加工程を行うことと、２回目の電圧印加工程の途中で、印加電圧が定格電圧よりも小さい第２の電圧値（Ｖ_ｄｓ２）に低下した場合、継続して印加電圧を定格電圧に向けて上昇させる３回目の電圧印加工程を行うことと、３回目の電圧印加工程の途中で、印加電圧が定格電圧よりも小さい第３の電圧値（Ｖ_ｄｓ３）に低下した場合、第１の電圧値、第２の電圧値および第３の電圧値に基づいて不良の原因が沿面放電であるか否かの判定を行うことと、を含む。

この半導体装置の検査方法は、ＭＯＳトランジスタの定格電圧に向けて上昇させる１回目の電圧印加工程を行う途中で、印加電圧が定格電圧よりも小さい第１の電圧値に低下した場合、引き続いて２回目のドレイン電圧の印加を行う。そして、２回目の電圧印加工程を行う途中で、印加電圧が定格電圧よりも小さい第２の電圧値に低下した場合、引き続いて３回目のドレイン電圧の印加を行う。言い換えると、１回目の電圧印加工程において定格電圧よりも小さい電圧値に低下する不良が生じた場合には継続して２回目の電圧印加工程を行い、２回目の電圧印加工程においても同様の不良が生じたとき、さらに継続して３回目の電圧印加工程を行う。つまり、電圧印加時に不良が生じたときには、少なくとも３回の電圧印加工程を行い、それぞれの電圧印加工程の途中で低下した電圧値を取得し、これらの電圧値に基づいて不良の原因が沿面放電であるか否かを判定する。これにより、ドレイン電圧の印加工程において不良が生じた場合においても、実質的に当該印加工程以外の検査工程を増やすことなく、安価に、不良の原因が沿面放電であるか否かを判定できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

実施形態に係る半導体装置の検査方法の概要を示す図である。 半導体チップの一例を示す上面レイアウト図である。 実施形態に係る半導体装置の検査における回路構成を示す図である。 ＤＳ耐圧検査における正常時のＶ_ｄｓ－Ｉ_ｄｓ特性の一例を示す図である。 ＤＳ耐圧検査における異常時であって、短絡が生じたときのＶ_ｄｓ－Ｉ_ｄｓ特性の一例を示す図である。 ＤＳ耐圧検査における異常時であって、耐圧が不安定なときのＶ_ｄｓ－Ｉ_ｄｓ特性の一例を示す図である。 ＤＳ耐圧検査における異常時であって、耐圧が不安定なときのＶ_ｄｓ－Ｉ_ｄｓ特性の他の一例を示す図である。 ＤＳ耐圧検査における異常時であって、沿面放電が発生したときのＶ_ｄｓ－Ｉ_ｄｓ特性の一例を示す図である。 実施形態に係る半導体装置の検査方法における処理工程を示すフローチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（実施形態）
半導体装置１および実施形態に係る電気特性の検査方法について説明する。

〔半導体装置〕
まず、半導体装置１について、図１、図２を参照して説明する。

半導体装置１は、例えば、縦型のＭＯＳＦＥＴであり、Ｓｉ（シリコン）やＳｉＣ（炭化珪素）を主材料とする１枚の半導体ウェハを公知の半導体プロセスにより加工することで製造される半導体チップである。半導体装置１は、例えば図１に示すように、ＳｉやＳｉＣを主として構成される基板１１の一面に第１電極１２が形成され、その反対面に第２電極１３、第３電極１４および複数の小信号端子１５が形成された構造となっている。第１電極１２、第２電極１３および第３電極１４は、それぞれ、ドレイン電極、ソース電極、ゲート電極である。

半導体装置１は、例えば図２に示すように、上面視にて、基板１１の他面に第２電極１３、第３電極１４および複数の小信号端子１５が形成され、反対側の図示しない一面の全面に第１電極１２が形成されている。半導体装置１は、例えば、第２電極１３が電流経路となるトランジスタ領域、第３電極１４および複数の小信号端子１５が第２電極１３よりも小さい電流信号が伝達される小信号領域となっている。半導体装置１は、例えば、第２電極１３および第３電極１４を囲む外周部分に図示しないガードリング等の耐圧保持領域が形成されている。なお、第３電極１４および複数の小信号端子１５の配置関係や小信号端子１５の数については、図２の例に限られず、適宜変更されうる。

〔検査装置〕
次に、半導体装置１の電気特性の検査を行う検査装置３の一例について、図１、図３を参照して説明する。

実施形態に係る半導体装置１の検査方法は、ＤＳ耐圧検査であり、ＭＯＳトランジスタを有する半導体装置１をステージ２にセットし、半導体装置１の第１電極１２－第２電極１３間に電圧を印加することで行われる。半導体装置１は、例えば、第１電極１２が導電性を有するステージ２に接触した状態とされ、複数の端子３１を有する検査装置３によりステージ２を介して第１電極１２（ドレイン電極）に電圧が印加される。

なお、ステージ２は、セットした半導体装置１の第１電極１２と電気的に接続され、ステージ２を介して第１電極１２に電圧印加が可能な構成であればよく、例えば、全体が導電性材料により構成された例に限定されるものではない。例えば、ステージ２は、半導体装置１と接触する部分のみが導電性を有する構成であってもよく、その構成については、適宜変更されうる。また、ステージ２は、検査装置３の一部であってもよいし、検査装置３とは別個独立した部品であってもよい。

検査装置３は、例えば図１に示すように、複数の端子３１と、電位固定部３２と、電圧印加部３３と、電圧計測部３４と、電流計測部３５と、検査制御部３６とを有した構成とされる。

複数の端子３１は、半導体装置１の各電極１２～１４に接触し、電圧の印加、電流の検知あるいは電位の固定に用いられる。複数の端子３１は、例えば、図示しない１つの支持ヘッドにそれぞれ別個に固定され、図示しない移動機構により移動可能な構成とされる。

電位固定部３２は、例えば、半導体装置１の第３電極１４（ゲート電極）に端子３１を介して接続される。電位固定部３２は、ＤＳ耐圧検査において、例えば、ゲート電極の電位を０Ｖなどの所定の基準電位に固定し、半導体装置１のＭＯＳトランジスタをオフ状態に制御するために用いられる。

電圧印加部３３は、例えば、半導体装置１の第１電極１２（ドレイン電極）に端子３１およびステージ２を介して接続される。電圧印加部３３は、例えば、ＤＳ耐圧検査において、ドレイン電極に所定範囲の電圧（限定するものではないが、数百～２０００Ｖなど）を印加する電源である。

電圧計測部３４は、例えば、半導体装置１の第１電極１２（ドレイン電極）および第２電極（ソース電極）に端子３１等を介して接続される電圧計である。電圧計測部３４は、ＤＳ耐圧検査において、ドレイン電圧を計測すると共に、その計測結果を検査制御部３６に出力する。

電流計測部３５は、例えば、半導体装置１の第２電極１３（ソース電極）に端子３１を介して接続される電流計である。電流計測部３５は、ＤＳ耐圧検査において、ドレイン電流を計測すると共に、その計測結果を検査制御部３６に出力する。

検査制御部３６は、例えば、電位固定部３２、電圧印加部３３、電圧計測部３４および電流計測部３５の動作や、複数の端子３１と半導体装置１との接触を制御する。検査制御部３６は、例えば、回路基板にＣＰＵ、ＲＯＭ、ＲＡＭやＩ／Ｏなどが搭載されてなる電子制御ユニットとされる。検査制御部３６は、半導体装置１のＭＯＳトランジスタをオフ状態としつつ、ドレイン電極に電圧を印加し、印加電圧を定格電圧まで上昇させる、あるいは定格電圧以上の電圧をドレイン電極に印加するＤＳ耐圧検査を実行する。検査制御部３６は、電圧計測部３４が、ＤＳ耐圧検査における電圧印加工程の途中に印加電圧が定格電圧より小さい電圧値に低下したことを検出したとき、ドレイン電極への電圧印加を継続したまま、再度、同様の電圧印加工程を実行する。そして、検査制御部３６は、例えば、印加電圧の低下を検出したとき、低下時の電圧値に基づいて、不良原因が沿面放電であるか否かを判定する。この詳細については、後述する。

つまり、検査装置３は、例えば図３に示す回路構成を有し、検査制御部３６が、ドレイン／ソース間に接続された電圧計測部３４の計測結果に基づいて、電源である電圧印加部３３によるドレイン電極への電圧印加を制御する。

以上が、半導体装置１のＤＳ耐圧検査を実行する検査装置３の基本的な構成である。

〔半導体装置の電気特性〕
次に、ＤＳ耐圧検査における半導体装置１の電気特性について、正常時および不良時のそれぞれにおける一例を図４～図８を参照して説明する。

まず、半導体装置１は、ＤＳ耐圧検査において正常である場合には、例えば図４に示すように、ドレイン電極への印加電圧Ｖ_ｄｓ１が定格電圧Ｖ_ｒよりも大きくなり、所定のドレイン電流Ｉ_ｄｓ（例えば数百μＡ～数ｍＡ）が生じる。

従来のＤＳ耐圧検査は、オフ状態のＭＯＳトランジスタのドレイン電極に定格電圧Ｖ_ｒ以上のドレイン電圧を印加できた場合には正常と判定し、そうでない場合には不良と判定して終了する。半導体装置１に不良が生じる原因としては、例えば、ドレイン／ソース間における短絡などの耐圧不良、またはドレイン電極の表面における沿面放電の発生が挙げられる。耐圧不良が不良原因の場合には半導体装置１のトランジスタ領域に何らかの異常が生じており、沿面放電が不良原因である場合には半導体装置１の耐圧保持領域における何らかの異常、あるいは電極表面の汚染が生じていると考えられる。半導体装置１の品質向上や製造における歩留まり改善のためには、ＤＳ耐圧検査で不良が生じた場合に、その不良原因を判別することが重要である。

従来、ＤＳ耐圧検査での不良原因が沿面放電であるか否かを判別する手法として、ＤＳ耐圧検査後にドレイン電極の外観検査を行い、放電痕があるかどうかを確認する、または当該検査中に光センサを用いてドレイン電極近傍の発光を検出することが挙げられる。

しかし、前者の方法では、ＤＳ耐圧検査の後に追加の外観検査が必要となり、工数が増え、製造コストの増大の原因となると共に、目視による確認では見落としのおそれがある。後者の方法では、ＤＳ耐圧検査を外光が当たらない状態としなければならず、外光を遮蔽する外壁などの遮蔽部材が必要となり、光センサを半導体装置１のドレイン電極近傍に配置しなければならない。このため、後者の方法では、ＤＳ耐圧検査自体のコストが増大してしまう。

本発明者らは、鋭意検討の結果、ＤＳ耐圧検査によって簡便に不良原因の判別が可能であることを見出した。具体的には、従来では不良が生じた時点でＤＳ耐圧検査を終了していたのに対し、不良が生じてもＤＳ耐圧検査を継続し、印加電圧が定格電圧Ｖ_ｒよりも小さい電圧値に低下したとき、当該電圧値を記録し、これを少なくとも２回繰り返す。このとき、ドレイン電極への電圧印加については停止せずに継続し、再度、定格電圧Ｖｒに向けて上昇させる処理を実行する。なお、このＤＳ耐圧検査における電圧印加工程は、１秒未満、例えば１０ミリ秒といった短時間で行われるため、継続して２回繰り返した場合、すなわち合計３回の電圧印加工程を継続した場合であっても、検査時間が大幅に増大することはない。

最初のドレイン電極への電圧印加工程を１回目とし、１回目の電圧印加工程で不良が生じたときに継続して行う同様の電圧印加工程を２回目の電圧印加工程とし、１回目の電圧印加工程で不良が生じたときに継続して行う同様のものを３回目の電圧印加工程とする。１回目～３回目の電圧印加工程の途中で、印加電圧が定格電圧Ｖ_ｒよりも小さい電圧値に低下したとき、当該低下時のドレイン電圧をそれぞれＶ_ｄｓ１、Ｖ_ｄｓ２、Ｖ_ｄｓ３とする。本発明者らの鋭意検討の結果、不良原因により１回目～３回目の電圧印加工程におけるＶ_ｄｓ１、Ｖ_ｄｓ２、Ｖ_ｄｓ３の傾向が異なることが判明した。

ＤＳ耐圧検査における不良原因がドレイン／ソース間の短絡である場合には、半導体装置１は、例えば図５に示すように、Ｖ_ｄｓ１、Ｖ_ｄｓ２、Ｖ_ｄｓ３がほぼ一定となるＶ_ｄｓ－Ｉ_ｄｓ特性を示した。

ＤＳ耐圧検査における不良原因がドレイン／ソース間の耐圧不安定である場合には、半導体装置１は、例えば図６または図７中に矢印で示すように、Ｖ_ｄｓ１、Ｖ_ｄｓ２、Ｖ_ｄｓ３が徐々に減少または増加するＶ_ｄｓ－Ｉ_ｄｓ特性を示した。

ＤＳ耐圧検査における不良原因が沿面放電である場合には、半導体装置１は、例えば図８中に矢印で示すように、Ｖ_ｄｓ２がＶ_ｄｓ１よりも大きく、Ｖ_ｄｓ３がＶ_ｄｓ２よりも小さくなるＶ_ｄｓ－Ｉ_ｄｓ特性を示した。つまり、ＤＳ耐圧検査において沿面放電が生じた場合には、Ｖ_ｄｓ２＞Ｖ_ｄｓ１、Ｖ_ｄｓ２＞Ｖ_ｄｓ３の条件を満たすように、合計３回の低下時のＶ_ｄｓが上下に増減する傾向が得られた。

つまり、ＤＳ耐圧検査において不良が発生した場合、継続して電圧印加を行い、上記した低下時のＶ_ｄｓの傾向の違いを利用することで、不良原因が沿面放電であるか否かを判別することが可能となる。このＤＳ耐圧検査における不良原因の判別は、半導体装置１がＳｉＣを主材料で構成された場合には、その温度特性がＳｉを主材料として構成された場合よりも低いため、特に有効である。これは、ＳｉＣがＳｉと比較して温度依存性が非常に小さいことに起因し、放電時の発熱に対するＶ_ｄｓの変化が小さく、電圧印加時のＶ_ｄｓの変動をより正確に把握できるためである。

〔検査方法〕
次に、実施形態に係る半導体装置１の検査方法における制御フローの一例について、図９を参照して説明する。

本検査方法では、例えば、半導体装置１をステージ２にセットした後に、半導体装置１の各電極１２～１４に検査装置３の複数の端子３１を接触させ、ドレイン電圧の印加を開始する（ステップＳ１）。ステップＳ１では、電位固定部３２によりゲート電極を例えば０Ｖなどの所定の電位に固定し、半導体装置１のＭＯＳトランジスタをオフ状態で維持しつつ、ドレイン電極への電圧印加を開始する。ステップＳ１でのドレイン電圧の印加工程は、上記した「１回目の電圧印加工程」に相当する。

続くステップＳ２では、例えば、検査制御部３６は、１回目の電圧印加工程における印加電圧Ｖ_ｄｓ１が定格電圧Ｖ_ｒ未満であったか否かの判定を行い、肯定判定の場合にはステップＳ４に処理を進める。一方、ステップＳ２において否定判定である場合、すなわち、印加電圧Ｖ_ｄｓ１が定格電圧Ｖ_ｒを超えた場合には、例えば、検査制御部３６は、ステップＳ３にて半導体装置１が正常であると判定し、処理を終了する。

ステップＳ４では、例えば、検査制御部３６は、ステップＳ１のドレイン電圧の印加工程を継続し、２回目の電圧印加工程を実行する。ステップＳ４では、検査制御部３６は、２回目の電圧印加工程において、ドレイン電圧が定格電圧Ｖ_ｒよりも小さい電圧値に低下した場合であっても、２回目の電圧印加工程を継続し、３回目の電圧印加工程を実行する。

そして、ステップＳ５では、検査制御部３６は、例えば、１回目～３回目の電圧印加工程におけるＶ_ｄｓ１、Ｖ_ｄｓ２、Ｖ_ｄｓ３が、Ｖ_ｄｓ２＞Ｖ_ｄｓ１、かつＶ_ｄｓ２＞Ｖ_ｄｓ３の条件を満たすか否かの判定を行う。検査制御部３６は、例えば、ステップＳ５にて肯定判定の場合には、ステップＳ６にてＤＳ耐圧検査での不良原因が沿面放電であると判定し、処理を終了する。一方、ステップＳ５にて否定判定の場合には、検査制御部３６は、ステップＳ７にてＤＳ耐圧検査での不良原因が耐圧不良であると判定し、処理を終了する。

なお、上記では、ステップＳ５において、Ｖ_ｄｓ２＞Ｖ_ｄｓ１、かつＶ_ｄｓ２＞Ｖ_ｄｓ３の条件を満たすか否かの判定を行う例を示したが、これに限定されるものではない。例えば、ステップＳ５では、１回目～３回目の電圧印加工程のＶｄｓが上下に増減する傾向であるか否かを判定できればよく、Ｖ_ｄｓ２－Ｖ_ｄｓ１＞０、かつＶ_ｄｓ２－Ｖ_ｄｓ３＞０の条件を満たすか否かの判定であってもよいし、他の条件設定であってもよい。

このように、実施形態に係る半導体装置１の検査方法によれば、ＤＳ耐圧検査において、半導体装置１のＭＯＳトランジスタをオフ状態に維持しつつ、ドレイン電極に電圧を印加し、定格電圧Ｖ_ｒ以上の電圧を印加できるか否かを確認する。また、印加電圧が定格電圧Ｖ_ｒよりも小さい電圧値に低下する不良が発生したとき、継続して、同様に２回目の電圧印加工程を実行し、２回目の電圧印加工程において同様の不良が生じたとき、引き続き、同様の３回目の電圧印加工程を実行する。そして、３回目の電圧印加工程の終了後に、各電圧印加工程における低下時の電圧である、第１の電圧値Ｖ_ｄｓ１、第２の電圧値Ｖ_ｄｓ２、第３の電圧値Ｖ_ｄｓ３の大小関係に基づいて、不良原因が沿面放電であるか耐圧不良であるかを判定する。

このため、ＤＳ耐圧検査において不良が生じた場合、ドレイン電圧の印加工程以外の追加工程が実質的に不要となり、安価に、不良原因が沿面放電であるか否かを判定可能な電気特性の検査方法となる。

（他の実施形態）
なお、上記実施形態に示した半導体装置の検査方法は、本発明の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

１ 半導体装置
１２ ドレイン電極
Ｖ_ｄｓ１ 第１の電圧値
Ｖ_ｄｓ２ 第２の電圧値
Ｖ_ｄｓ３ 第３の電圧値

Claims (2)

1. ＭＯＳトランジスタを有する半導体装置（１）の検査方法であって、
   オフ状態の前記ＭＯＳトランジスタのドレイン電極（１２）に電圧を印加し、印加電圧を前記ＭＯＳトランジスタの定格電圧に向けて上昇させる１回目の電圧印加工程を行うことと、
   前記１回目の電圧印加工程の途中で、前記印加電圧が前記定格電圧よりも小さい第１の電圧値（Ｖ_ｄｓ１）に低下した場合、継続して前記印加電圧を前記定格電圧に向けて上昇させる２回目の電圧印加工程を行うことと、
   前記２回目の電圧印加工程の途中で、前記印加電圧が前記定格電圧よりも小さい第２の電圧値（Ｖ_ｄｓ２）に低下した場合、継続して前記印加電圧を前記定格電圧に向けて上昇させる３回目の電圧印加工程を行うことと、
   前記３回目の電圧印加工程の途中で、前記印加電圧が前記定格電圧よりも小さい第３の電圧値（Ｖ_ｄｓ３）に低下した場合、前記第１の電圧値、前記第２の電圧値および前記第３の電圧値に基づいて不良の原因が沿面放電であるか否かの判定を行うことと、を含む半導体装置の検査方法。
2. 不良の原因の判定を行うことにおいては、前記第２の電圧値が前記第１の電圧値より大きく、かつ、前記第３の電圧値が前記第２の電圧値よりも小さいときには、不良の原因が沿面放電であると判定する、請求項１に記載の半導体装置の検査方法。

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