JP7616756B2 - 双方向トレンチパワースイッチ向けのシステム及び方法 - Google Patents

双方向トレンチパワースイッチ向けのシステム及び方法 Download PDF

Info

Publication number
JP7616756B2
JP7616756B2 JP2024508549A JP2024508549A JP7616756B2 JP 7616756 B2 JP7616756 B2 JP 7616756B2 JP 2024508549 A JP2024508549 A JP 2024508549A JP 2024508549 A JP2024508549 A JP 2024508549A JP 7616756 B2 JP7616756 B2 JP 7616756B2
Authority
JP
Japan
Prior art keywords
trench
collector
base
emitter
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2024508549A
Other languages
English (en)
Other versions
JP2024529136A (ja
Inventor
ブ，ジェンカン
ブルシア，コンスタンティン
モハブ，アリレザ
ナップ，ジェフリー
ダニエル ブルダール，ロバート
Original Assignee
アイディール パワー インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アイディール パワー インコーポレイテッド filed Critical アイディール パワー インコーポレイテッド
Publication of JP2024529136A publication Critical patent/JP2024529136A/ja
Application granted granted Critical
Publication of JP7616756B2 publication Critical patent/JP7616756B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/80—Bidirectional devices, e.g. triacs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H10D10/056—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/01—Manufacture or treatment
    • H10D18/021—Manufacture or treatment of bidirectional devices, e.g. triacs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/192—Base regions of thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/281—Base electrodes for bipolar transistors

Landscapes

  • Bipolar Transistors (AREA)

Description

この出願は、“System and Method for Bi-Directional Trench Power Switches”と題されて２０２１年８月１０日に出願された米国仮出願第６３／２３１，３５１号の優先権を主張する。この仮出願を、あたかも以下に完全に複製されているかのように、ここに援用する。
双方向バイポーラ接合トランジスタ（以下、Ｂ－ＴＲＡＮ）は、半導体材料の第１の側のベース及びコレクタ－エミッタと、第１の側とは反対側の半導体材料の第２の側の別個の隔てられたベース及びコレクタ－エミッタと、を備えて構築される接合トランジスタである。外部ドライバによって適切に設定されるとき、電流が選択的にいずれかの方向にＢ－ＴＲＡＮを通って流れることができ、故に、Ｂ－ＴＲＡＮデバイスは双方向デバイスとみなされる。コレクタ－エミッタがコレクタ（例えば、電流がＢ－ＴＲＡＮに流れ込む）とみなされるのか、それともエミッタ（例えば、電流がＢ－ＴＲＡＮから流れ出る）とみなされるのかは、印加される外部電圧、及び故に、Ｂ－ＴＲＡＮを通る電流の方向に依存する。
コレクタ－エミッタを通して電流を流すとき、Ｂ－ＴＲＡＮデバイスは、ＶＣＥＯＮと呼ばれるコレクタ－エミッタ間の電圧降下を示す。Ｂ－ＴＲＡＮデバイスは、電力スイッチとして何度も使用されるので、ＶＣＥＯＮを低減させるシステム又は方法が、全体的な電力損失を低減させ、ひいては、効率を高める。
双方向パワースイッチを提供する。少なくとも１つの例は、半導体材料の基板の第１の面に関連付けられた上部ベース領域と、第１の面に画成された上部ＣＥトレンチであり、第１の面にある近位開口部と、基板内の遠位端と、を画成する上部ＣＥトレンチと、上部ＣＥトレンチの遠位端に配置された上部コレクタ－エミッタ領域と、基板の第２の面に関連付けられた下部ベース領域と、第２の面に関連付けられた下部コレクタ－エミッタ領域と、を有する半導体デバイスである。
当該半導体デバイス例において、上部ＣＥトレンチは、１０ミクロン以上且つ５０ミクロン以下の深さを画成し得る。
当該半導体デバイス例は更に、第１の面に画成された上部ベーストレンチであり、第１の面にある近位開口部と、基板内の遠位端と、を画成する上部ベーストレンチ、を有することができ、上部ベース領域は、上部ベーストレンチの遠位端に配置される。上部ベーストレンチは第１の深さを画成し、上部ＣＥトレンチは第２の深さを画成し、第１の深さは第２の深さよりも大きくし得る。
当該半導体デバイス例は更に、第２の面に画成された下部ＣＥトレンチであり、第２の面にある近位開口部と、基板内の遠位端と、を画成する下部ＣＥトレンチ、を有することができ、下部コレクタ－エミッタ領域は、下部ＣＥトレンチの遠位端に配置される。上部ＣＥトレンチは更に長円形を有することができ、下部ＣＥトレンチは更に長円形を有することができる。上部ＣＥトレンチと下部ＣＥトレンチは製造公差内で一致し得る。当該半導体デバイス例は更に、第１の面に画成された上部ベーストレンチであり、当該上部ベーストレンチは、第１の面にある近位開口部と、基板内の遠位端とを画成し、上部ベース領域が当該上部ベーストレンチの遠位端に配置されている、上部ベーストレンチと、第２の面に画成された下部ベーストレンチであり、当該下部ベーストレンチは、第２の面にある近位開口部と、基板内の遠位端とを画成し、下部ベース領域が当該下部ベーストレンチの遠位端に配置されている、下部ベーストレンチと、を有し得る。上部ベーストレンチは第１の深さを画成し、上部ＣＥトレンチは第２の深さを画成し、第１の深さは第２の深さよりも大きくすることができ、下部ベーストレンチは第３の深さを画成し、下部ＣＥトレンチは第４の深さを画成し、第３の深さは第４の深さよりも大きくすることができる。
当該半導体デバイス例は更に、上部ＣＥトレンチの側壁上に配置された酸化物の層を有し得る。
当該半導体デバイス例は更に、上部ベース領域はＰ型であり、上部コレクタ－エミッタ領域はＮ型であることを有し得る。
更なる他の一例は、半導体デバイスを製造する方法であり、当該方法は、ドーピングして、半導体材料の基板の第１の面に関連付けられた上部ベース領域を作り出し、第１の面をエッチングして上部ＣＥトレンチを作り出し、該上部ＣＥトレンチは、第１の面にある近位開口部と、基板内の遠位端とを画成し、上部ＣＥトレンチの遠位端を通じてドーピングして上部コレクタ－エミッタ領域を作り出し、ドーピングして、基板の第２の面に関連付けられた下部ベース領域を作り出し、ドーピングして、第２の面に関連付けられた下部コレクタ－エミッタ領域を作り出す、ことを有する。
当該方法例において、エッチングして上部ＣＥトレンチを作り出すことは更に、１０ミクロン以上且つ７５ミクロン以下の深さを上部ＣＥトレンチが画成するようにエッチングすることを有し得る。
当該方法例は更に、ドーピングして上部ベース領域を作り出すことに先立って、第１の面をエッチングして上部ベーストレンチを作り出し、該上部ベーストレンチは、第１の面にある近位開口部と、半導体材料の基板内の遠位端とを画成する、ことを有することができ、ドーピングして上部ベース領域を作り出すことは更に、上部ベーストレンチの遠位端を通じてドーピングすることを有することができる。上部ベーストレンチは第１の深さを画成し、上部ＣＥトレンチは第２の深さを画成し、第１の深さは第２の深さよりも大きくし得る。
当該方法例は更に、ドーピングして下部コレクタ－エミッタ領域を作り出すことに先立って、基板の第２の面をエッチングして下部ＣＥトレンチを作り出し、該下部ＣＥトレンチは、第２の面にある近位開口部と、半導体材料の基板内の遠位端とを画成する、ことを有することができ、ドーピングして下部コレクタ－エミッタ領域を作り出すことは更に、下部ＣＥトレンチの遠位端を通じてドーピングすることを有することができる。当該方法例は更に、ドーピングして上部ベース領域を作り出すことに先立って、第１の面をエッチングして上部ベーストレンチを作り出し、該上部ベーストレンチは、第１の面にある近位開口部と、半導体材料の基板内の遠位端とを画成する、ことを有することができ、ドーピングして上部ベース領域を作り出すことは更に、上部ベーストレンチの遠位端を通じてドーピングすることを有することができ、当該方法例は更に、ドーピングして下部ベース領域を作り出すことに先立って、第２の面をエッチングして下部ベーストレンチを作り出し、該下部ベーストレンチは、第２の面にある近位開口部と、半導体材料の基板内の遠位端とを画成する、ことを有することができ、ドーピングして下部ベース領域を作り出すことは更に、下部ベーストレンチの遠位端を通じてドーピングすることを有することができる。上部ベーストレンチは第１の深さを画成し、上部ＣＥトレンチは第２の深さを画成し、第１の深さは第２の深さよりも大きくすることができ、下部ベーストレンチは第３の深さを画成し、下部ＣＥトレンチは第４の深さを画成し、第３の深さは第４の深さよりも大きくすることができる。
当該方法例は更に、上部ＣＥトレンチの側壁上に第１の酸化物層を配置し、上部ベーストレンチの側壁上に第２の酸化物層を配置し、下部ＣＥトレンチの側壁上に第３の酸化物層を配置し、下部ベーストレンチの側壁上に第４の酸化物層を配置する、ことを有し得る。
当該方法例において、ドーピングして上部ベース領域を作り出すことは更に、注入してＰ型上部ベース領域を作り出すことを有することができ、ドーピングして上部コレクタ－エミッタ領域を作り出すことは更に、注入してＰ型コレクタ－エミッタ領域を作り出すことを有することができる。
実施形態例の詳細な説明のため、以下、添付の図面（必ずしも一定の縮尺ではない）を参照する。
Ｂ－ＴＲＡＮの一部の断面図を示している。 Ｂ－ＴＲＡＮの構築の中間段階における図１の半導体材料の基板の上側の上面図を示している。 少なくとも一部の実施形態に従ったＢ－ＴＲＡＮの一部の断面図を示している。 少なくとも一部の実施形態に従ったＢ－ＴＲＡＮの一部の、部分的に電気回路図の、部分断面図を示している。 少なくとも一部の実施形態に従った、Ｂ－ＴＲＡＮの構築の中間段階における図１の半導体材料の基板の上側の上面図を示している。 少なくとも一部の実施形態に従ったＢ－ＴＲＡＮの一部の断面図を示している。 少なくとも一部の実施形態に従った、Ｂ－ＴＲＡＮの構築の中間段階における図１の半導体材料の基板の上側の上面図を示している。 少なくとも一部の実施形態に従った方法を示している。
定義
特定のシステムコンポーネントを参照するために様々な用語が使用されている。異なる会社は異なる名前でコンポーネントを参照することあり、この文書は、名前は異なるが機能は異ならないコンポーネントを区別することを意図していない。以下の説明及び請求項において、用語“含む”及び“有する”は、オープンエンド的に使用され、従って、“含むが、それに限られない”を意味すると解釈されるべきである。また、用語“結合する”は、間接的な接続又は直接的な接続のどちらも意味することを意図している。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続によってでもよいし、又は他のデバイス及び接続を介した間接接続によってでもよい。
記載パラメータを参照しての“約”は、記載パラメータ、プラス／マイナス、記載パラメータの１０％（＋／－１０％）を意味する。
“双方向ダブルベースバイポーラ接合トランジスタ”は、半導体材料の基板の第１の面又は第１の側にベース及びコレクタ－エミッタを持つとともに、該基板の第２の面又は第２の側にベース及びコレクタ－エミッタを持つ接合トランジスタを意味する。第１の側のベース及びコレクタ－エミッタは、第２の側のベース及びコレクタ－エミッタとは別個である。第１の面に垂直な外向きポインティングベクトルは、第２の面に垂直な外向きポインティングベクトルと反対方向を指す。
“上側”は、物体又は領域が半導体デバイスの基板の第１の面に関連付けられることを意味し、重力に対する位置を意味するように読まれるべきでない。
“下側”は、物体又は領域が、第１の面とは反対側の半導体デバイスの基板の第２の面に関連付けられることを意味し、重力に対する位置を意味するように読まれるべきでない。
“ベース”は、双方向ダブルベースバイポーラ接合トランジスタのベースを意味する。
“コレクタ－エミッタ”は、双方向ダブルベースバイポーラ接合トランジスタのコレクタ－エミッタを意味する。コレクタ－エミッタがコレクタとして動作するのか、エミッタとして動作するのかは、双方向ダブルベースバイポーラ接合トランジスタに印加される電圧の極性によって制御される。
“オーミックコンタクト”は、２つの材料（例えば、金属と半導体）間の非整流電気接合を意味する。
半導体材料の“基板”は、その上及び／又はその中にトランジスタが製造される半導体材料を意味する。トランジスタの特定の部分（例えば、コレクタ－エミッタ領域、ベース領域）が基板内に存在し得るということは、基板としての半導体材料の状態を排除しない。
詳細説明
以下の説明は、本発明の様々な実施形態に向けられる。これらの実施形態のうちの１つ以上が好適であることがあるが、開示される実施形態は、請求項を含む本開示の範囲を限定するものとして解釈されたり、その他の方法で使用されたりすべきでない。さらに、当業者が理解することには、以下の説明は広範な応用を有し、いずれの実施形態の説明も、単にその実施形態を例示しようとするものであり、請求項を含む本開示の範囲がその実施形態に限定されることを暗に示す意図はない。
様々な例が、半導体材料の基板の少なくとも一方側のコレクタ－エミッタがトレンチ先端ドーピングによって作り出されることで、コレクタ－エミッタ領域が表面より下で基板内に存在するようにされる双方向ダブルベースバイポーラ接合トランジスタ（以下、Ｂ－ＴＲＡＮ）に向けられる。一部のケースでは、基板の両側のコレクタ－エミッタがトレンチ先端ドーピングによって作り出される。斯くして、コレクタ－エミッタ領域間の有効距離が互いに接近し、それが、導通期間中のＶＣＥＯＮを低下させ得るとともに、非導通期間中のコレクタ－エミッタ領域と関連するベース領域との間のリーク電流を低下させ得る。より更なる例において、基板の片側又は両側のベース領域がトレンチ先端ドーピングによって作り出され、故に、該ベース領域は、表面より下で基板内に存在する。ベース領域のこの配置は、導通期間中のベース電流の流れの望ましくないピンチオフを抑制し得る。本明細書は、最初に、読者を方向付けるためにＢ－ＴＲＡＮデバイスの例を参照する。
図１は、Ｂ－ＴＲＡＮの一部の部分断面図を示している。特に、図１は、上面又は上側１０２と下面又は下側１０４とを有するＢ－ＴＲＡＮ１００を示している。“上”及び“下”という指定は、恣意的なものであり、単に説明の便宜のために使用される。上側１０２は、下側１０４とは反対方向に向く。
上側１０２は、ドリフト又はバルク領域１０８と接合（ジャンクション）を形成するコレクタ－エミッタ領域１０６を含む。上面１０２は更に、コレクタ－エミッタ領域１０６に関連して配置されたベース領域１１０を画成する。コレクタ－エミッタ領域１０６は、例えば、上側１０２を覆う絶縁材料（特に図示されていない）内の窓を通して適用された金属材料などの、コレクタ－エミッタコンタクト１１２に電気的に結合される。上側１０２は更に、バルク領域１０８とジャンクションを形成するベース領域１１０を含む。ベース領域１１０は、例えば金属材料などのベースコンタクト１１４に電気的に結合される。図１に示したところでは、２つのコレクタ－エミッタコンタクト１１２及び関連する領域が示され、１つのみのベースコンタクト１１４及び関連する領域が示されているが、システム例では、２つ以上のコレクタ－エミッタコンタクト及び関連する領域が実装されることができ、２つ以上のベースコンタクト及び関連する領域が実装されることができる。コレクタ－エミッタコンタクトは共に結合されて上部コレクタ－エミッタ１１６を形成する。複数のベースコンタクトが共に結合されて上部ベース１１８を形成する。
同様に、下側１０４は、バルク領域１０８とジャンクションを形成するコレクタ－エミッタ領域１２０と、コレクタ－エミッタ領域１２０に電気的に結合されたコレクタ－エミッタコンタクト１２２とを含む。下側１０４は、ベース領域１２６と、ベース領域１２６に電気的に結合されたベースコンタクト１２８とを含む。図１に示したところでは、２つのコレクタ－エミッタコンタクト１２２及び関連する領域が示され、１つのみのベースコンタクト１２８及び関連する領域が示されているが、システム例では、２つ以上のコレクタ－エミッタコンタクト及び関連する領域が実装されることができ、２つ以上のベースコンタクト及び関連する領域が実装されることができる。下側１０４のコレクタ－エミッタコンタクトは共に結合されて下部コレクタ－エミッタ１２４を形成する。下側１０４の複数のベースコンタクトが共に結合されて下部ベース１３０を形成する。
例示のＢ－ＴＲＡＮ１００はＮＰＮ構造であり、これは、コレクタ－エミッタ領域１０６及び１２０がＮ型であり、ベース領域１１０及び１２６がＰ型であり、バルク領域１０８がＰ型であることを意味する。しかし、説明を過度に長くしないように図示していないが、ＰＮＰ型Ｂ－ＴＲＡＮデバイスも企図される。
図２は、図１のＢ－ＴＲＡＮ１００の構築の中間段階における基板の上側１０２の上面図を示している。特に、図２にはコレクタ－エミッタ領域２００が見えている。コレクタ－エミッタ領域２００は、例えば内部領域２０２、２０４、及び２０６などの、ドープされていない幾つかの内部領域を画成する。例示の内部領域２０６内にベース領域２０８が画成されている。一例として、ベース領域２０８がＰ＋領域であり、コレクタ－エミッタ領域２００がＮ＋領域であると考えると、図１の断面図は、図２の線１－１に沿って取られたとみなすことができるが、留意されたいことには、図２は、例示のコレクタ－エミッタコンタクト１１２（図１）及びベースコンタクト１１４（図１）を作り出す金属堆積の前の半導体基板の上側１０２を示している。
図１に戻るに、例示のＢ－ＴＲＡＮ１００において、基板の厚さＴは、２５０マイクロメートル（以下、単にミクロン）から３００ミクロンのオーダーであり得る。上側１０２の例示のコレクタ－エミッタ領域１０６は、上側１０２の表面に衝突し、基板内への拡散深さＤＤを持つドーパント原子を注入されたドープ領域である。同様に、下側１０４の例示のコレクタ－エミッタ領域１２０は、下側１０４の表面に衝突し、基板内への拡散深さＤＤを持つドーパント原子を注入されたドープ領域である。コレクタ－エミッタ領域の拡散深さは、コレクタ－エミッタ領域間の隔たり又は間隔ＳＣＥをもたらす。
Ｂ－ＴＲＡＮ１００が、上側１０２のコレクタ－エミッタ１１６に下側１０４のコレクタ－エミッタ１２４よりも高い電圧を持たせて、外部印加される電圧を持つ状況を考える。Ｂ－ＴＲＡＮ１００が完全に導通するとき、電流は、コレクタとして機能するコレクタ－エミッタ領域１０６から、バルク領域１０８を通って、エミッタとして機能する下側１０４のコレクタ－エミッタ領域１２０へ流れる。例示のＢ－ＴＲＡＮ１００が完全に飽和しているときであっても、Ｂ－ＴＲＡＮ１００を通る電流が、コレクタからエミッタへの電圧降下ＶＣＥＯＮ（例えば、１．０Ｖから０．２Ｖ）を生じさせ、その大部分は、バルク領域１０８を通る電流に伴う電圧降下に起因する。さらに、ベース領域及びコレクタ－エミッタ領域がそれぞれの表面に近接していることが、Ｂ－ＴＲＡＮ１００が非導通であるときに、これらの領域間のリーク電流をもたらし得る。
様々な例は、コレクタ－エミッタ領域を基板の表面から隔てる又は遠ざけることによって、電圧降下ＶＣＥＯＮを低下させ、同様に、コレクタ－エミッタ領域から関連するベース領域へのリーク電流を低減させ得る。より具体的には、Ｂ－ＴＲＡＮの例において、基板の少なくとも一方側のコレクタ－エミッタ領域が、該コレクタ－エミッタ領域が基板の表面より下で基板内に存在するように、トレンチを通してドーパント材料を配置又は注入することによって作り出される。一部のケースでは、半導体材料のスラブの両側のコレクタ－エミッタ領域が、それぞれのトレンチを通しての注入によって作り出される。斯くして、コレクタ－エミッタ領域同士の間の隔たりが小さくなり、それが、導通期間中のＶＣＥＯＮを低下させるとともに、非導通期間中のコレクタ－エミッタ領域と関連するベース領域との間のリーク電流を低下させ得る。
図３は、一例のＢ－ＴＲＡＮ３００の一部の断面図を示している。特に、図３は、上面又は上側３０４と、下面又は下側３０６とを持つ半導体材料の基板３０２を有するＢ－ＴＲＡＮ３００を示している。前述のように、“上側”及び“下側”という指定は、恣意的なものであり、単に説明の便宜のために使用される。上側３０４は下側３０６と反対方向を向く。言い換えると、上側３０４の平均高さに垂直な外向きポインティングベクトル（このベクトルは特に図示されていない）は、下側３０６の平均高さに垂直な外向きポインティングベクトル（このベクトルは特に図示されていない）に対して反対方向を指す。
上側３０４は、上部コレクタ－エミッタトレンチ３０８（以下、上部ＣＥトレンチ３０８）を含む。例示の上部ＣＥトレンチ３０８は、開放端又は近位開口部３１０と、底又は遠位端３１２とを画成し、遠位端３１２は基板３０２内に配置される。上部ＣＥトレンチ３０８は、例えばプラズマエッチングなどの任意の好適技術を用いて基板内に作り出され得る。上部ＣＥトレンチ３０８は、上面３０４から遠位端３１２までで測定される深さＤＴを画成する。また、上部ＣＥトレンチ３０８は幅ＷＴを画成する。ケース例において、トレンチの幅に対するトレンチの深さの比は５：１以下（例えば、４：１、２：１）とし得る。例えば、１０ミクロンの深さＤＴを持つトレンチでは、幅ＷＴは少なくとも２ミクロンとし得る。約６００Ｖと１２００Ｖとの間のデバイス電圧定格、及び２５０ミクロンのウエハ厚さに対して、例示の上部ＣＥトレンチ３０８は、１０ミクロン以上且つ５０ミクロン以下の深さＤＴを持つことができ、故に、それぞれ、少なくとも２ミクロン、少なくとも１０ミクロンの幅ＷＴを持つことができる。約６００Ｖと１２００Ｖとの間のデバイス電圧定格、及び３００ミクロンのウエハ厚さに対して、例示の上部ＣＥトレンチ３０８は、３５ミクロン以上且つ７５ミクロン以下の深さＤＴを持つことができ、故に、それぞれ、少なくとも６ミクロン、少なくとも１５ミクロンの幅ＷＴを持つことができる。
なおも図３を参照するに、例示の上部ＣＥトレンチ３０８に酸化物層３１４が付随している。特に、製造プロセスの一部として、酸化物層３１４は、例示の上部ＣＥトレンチ３０８の少なくとも側壁上に成長され又は他の方法で作り出される。実際には、酸化物層３１４は、当初、上側３０４の全ての表面を覆い得るが、その後、例えば、以下で更に説明する上部ＣＥトレンチ３０８の遠位端３１２における開口部及び上部ベース領域を露出させるベース開口部３１６などの、様々な開口部を作り出すためにエッチング（例えば、プラズマエッチング、ウェットエッチング）され得る。例示の酸化物層３１４は幾つかの目的を果たし得る。酸化物層３１４は、上部コレクタ－エミッタ領域（以下で更に説明する）の作成中にバリアとして機能し得る。さらに、酸化物層３１４は、上部コレクタ－エミッタ領域に関連する電気的接続（例えば、金属、図示せず）を、上部ＣＥトレンチ３０８の周りのドープされた及びドープされていない半導体材料から電気的に絶縁するように作用し得る。
例示のＢ－ＴＲＡＮ３００は、上側３０４に関連付けられた、バルク又はドリフト領域３２２とジャンクションを形成する上部コレクタ－エミッタ領域３２０を有する。図１のＢ－ＴＲＡＮ１００のコレクタ－エミッタ領域１０６とは異なり、上部コレクタ－エミッタ領域３２０は、上部ＣＥトレンチ３０８の遠位端３１２を通じてドーパント材料を配置することによって作り出され得る。すなわち、例えば、注入中にドーパントが上面３０４に衝突するのではなく、ドーパントは、上部ＣＥトレンチ３０８に沿って進んで、上部ＣＥトレンチ３０８の遠位端３１２に露出した半導体材料に衝突する。このような注入は、トレンチ先端注入として参照され得る。他のケースでは、少数キャリア寿命を改善するために、上部ＣＥトレンチ３０８を介した塩化ホスホリル（ＰＯＣＬ３）拡散プロセスが使用されてもよい。使用される方法にかかわらず、トレンチ先端ドーピング及び拡散深さＤＤの結果は、ドーパントを上面に直接衝突させることによる注入（例えば、図１）と比較して、上部コレクタ－エミッタ領域３２０が上面３０４より下で、基板３０２内のいっそう深くに存在するというものである。言い換えると、一例において、上部コレクタ－エミッタ領域３２０を形成するドーパントは、上面３０４と交わったり、上面３０４に存在したりはしない。
上側３０４に更に、コレクタ－エミッタ領域３２０に関連して配置されるベース領域３２３が関連付けられる。図３の例において、ベース領域３２３は、注入中に上面３０４に衝突するドーパントによって作り出される。他のケースでは、少数キャリア寿命を改善するために、三臭化ホウ素（ＢＢｒ３）拡散プロセスが使用されてもよい。ベース領域３２３を形成するドーパントは、上面３０４と交わり又は上面３０４に存在し、ある拡散深さ（特に図示されていない）まで基板３０２内に延在することになる。ベース領域３２３及びＣ－Ｅ領域３２０のジャンクション深さは、ＢＴＲＡＮの電気的性能に基づいて設計され、例えば、より高いブレイクダウン電圧は、通常、より深いジャンクション深さを必要とする。
同様に、下側３０６は、下部コレクタ－エミッタトレンチ３２４（以下、下部ＣＥトレンチ３２４）を含む。例示の下部ＣＥトレンチ３２４は、開放端又は近位開口部３２６と、底又は遠位端３２８とを画成し、遠位端３２８は基板３０２内に配置される。下部ＣＥトレンチ３２４は、例えばプラズマエッチングなどの任意の好適技術を用いて基板内に作り出され得る。下部ＣＥトレンチ３２４は、下面３０６から遠位端３２８までで測定される深さＤＴを画成する。また、下部ＣＥトレンチ３２４は幅ＷＴを画成する。上部ＣＥトレンチと同様に、下部ＣＥトレンチ３２４の深さの該トレンチの幅に対する比は５：１以下（例えば、４：１、２：１）とし得る。例示の下部ＣＥトレンチ３２４は、１０ミクロン以上且つ５０ミクロン以下の深さＤＴを持つことができ、故に、それぞれ、少なくとも２ミクロン、少なくとも１０ミクロンの幅ＷＴを持つことができる。
なおも図３を参照するに、例示の下部ＣＥトレンチ３２４に酸化物層３３０が付随している。特に、製造プロセスの一部として、酸化物層３３０は、例示の下部ＣＥトレンチ３２４の少なくとも側壁上に成長され又は他の方法で作り出される。実際には、酸化物層３３０は、当初、下側３０６の全ての表面を覆い得るが、その後、例えば、以下で更に説明する下部ＣＥトレンチ３２４の遠位端３２８における開口部及び下部ベース領域を露出させるベース開口部３３２などの、様々な開口部を作り出すためにエッチング（例えば、プラズマエッチング、ウェットエッチング）され得る。前述同様に、例示の酸化物層３３０は幾つかの目的を果たし得る。酸化物層３３０は、下部コレクタ－エミッタ領域（以下で更に説明する）の作成中にバリアとして機能し得る。さらに、酸化物層３３０は、下部コレクタ－エミッタ領域に関連する電気的接続（例えば、金属、図示せず）を、下部ＣＥトレンチ３２４の周りのドープされた及びドープされていない半導体材料から電気的に絶縁するように作用し得る。
例示のＢ－ＴＲＡＮ３００は、下側３０６に関連付けられた、ドリフト領域３２２とジャンクションを形成する下部コレクタ－エミッタ領域３３４を有する。ケース例において、下部コレクタ－エミッタ領域３３４は、下部ＣＥトレンチ３２４の遠位端３２８を通じてドーパント材料を配置することによって作り出される。すなわち、例えば、注入中にドーパントが下面３０６に衝突するのではなく、ドーパントは、下部ＣＥトレンチ３２４に沿って進んで、下部ＣＥトレンチ３２４の遠位端３２８に露出した半導体材料に衝突する。他のケースでは、ここでもキャリア寿命を改善するために、下部ＣＥトレンチ３２４を介したＰＯＣＬ３拡散プロセスが使用されてもよい。使用される方法にかかわらず、トレンチ先端ドーピング及び拡散深さＤＤの結果は、ドーパントを下面に直接衝突させることによる注入（例えば、図１）と比較して、下部コレクタ－エミッタ領域３３４が下面３０６より下で、基板３０２内のいっそう深くに存在するというものである。言い換えると、一例において、下部コレクタ－エミッタ領域３３４を形成するドーパントは、下面３０６と交わったり、下面３０６に存在したりはしない。
下側３０６に更に、コレクタ－エミッタ領域３３４に関連して配置されるベース領域３３６が関連付けられる。図３の例において、ベース領域３３６は、注入中に下面３０６に衝突するドーパントによって作り出される。他のケースでは、少数キャリア寿命を改善するために、ＢＢｒ３拡散プロセスが使用されてもよい。ベース領域３３６を形成するドーパントは、下面３０６と交わり又は下面３０６に存在し、ある拡散深さ（特に図示されていない）まで半導体材料のスラブ内に延在することになる。ベース領域３３６及びＣ－Ｅ領域３３４のジャンクション深さは、ＢＴＲＡＮの電気的性能に基づいて設計され、例えば、より高いブレイクダウン電圧は、通常、より深いジャンクション深さを必要とする。
上側３０４に関連する様々な構造及びドーピングを、下側３０６に関連する様々な構造及びドーピングの鏡像である又は一致するとしている。しかしながら、一部のケースにおいて、上側３０４の様々な構造及びドーピングは、下側３０６の様々な構造及びドーピングとは異なる時に構築され、従って、これら２つの側の間で、構造及びドーピングに僅かな違いが存在し得る。それらの違いは製造公差内のバラつきに起因し得るということになるが、そのようなものは、双方向ダブルベースバイポーラ接合トランジスタとしてのデバイスの動作に悪影響を及ぼすものではない。
なおも図３を参照するに、例示のＢ－ＴＲＡＮ３００において、半導体材料のスラブの厚さＴは、２５０ミクロンから３００ミクロンのオーダーとし得る。上部ＣＥトレンチ３０８及び下部ＣＥトレンチ３２４の深さＤＴ、並びに上部コレクタ－エミッタ領域３２０及び下部コレクタ－エミッタ領域３３４の拡散深さＤＤを考慮に入れると、結果としてコレクタ－エミッタ領域同士の間に得られる間隔ＳＣＥは、図１のＢ－ＴＲＡＮ１００と比較して著しく減少され、一部のケースにおいて約１００ミクロン減少される。上側３０４のコレクタ－エミッタ領域と下側３０６のコレクタ－エミッタ領域との間の間隔が短いほど、Ｖｃｅｏｎが低くなる。さらに、ベース領域とコレクタ－エミッタ領域との間の追加の距離が、Ｂ－ＴＲＡＮ３００が非導通であるときに、より低いリーク電流をもたらし得る。上部コレクタ－エミッタ領域と下部コレクタ－エミッタ領域との間の間隔は、ドリフト領域幅としても参照され、高電圧（ＨＶ）デバイスの電圧定格によっても決定される。例えば、１２００ＶのＨＶデバイスは、９０ミクロンから１６０ミクロンの間のドリフト領域幅を持つことができ、６００ＶのＨＶは、４５ミクロンから７５ミクロンのドリフト領域を持つことができる。
図４は、一例のＢ－ＴＲＡＮ３００の一部の、部分的に電気回路図の、部分断面図を示している。特に、図４は、上部ベース領域３２３と、上部ＣＥトレンチ３０８の遠位端の周りに配置された上部コレクタ－エミッタ領域３２０と、下部ベース領域３３６と、下部ＣＥトレンチ３２４の遠位端の周りに配置された下部コレクタ－エミッタ領域３３４とを含むＢ－ＴＲＡＮ３００を示している。システム例において、上部コレクタ－エミッタ領域３２０は、例えば酸化物層３１４内の窓を通して適用される金属材料などの、コレクタ－エミッタコンタクト４００に電気的に結合される。同様に、ベース領域３２３は、例えば酸化物層３１４の窓を通して適用される金属材料などの、ベースコンタクト４０２に電気的に結合される。様々な例において、コレクタ－エミッタコンタクト４００及びベースコンタクト４０２の材料は、下に位置する半導体領域とオーミックコンタクトを形成するように選択されて適用される（例えば、サリサイドプロセス）。言い換えると、Ｂ－ＴＲＡＮ３００が双方向デバイスであることを意図していることを所与として、コンタクト４００及び４０２は、ショットキーバリアを形成しないか、非常に弱いショットキーバリアしか形成しないかである。図４に示したところでは、２つのコレクタ－エミッタコンタクト４００が示され、１つのみのベースコンタクト４０２が示されているが、システム例では、２つ以上のコレクタ－エミッタコンタクトが実装されることができ、２つ以上のベースコンタクトが実装されることができる。コレクタ－エミッタコンタクトは共に結合されて上部コレクタ－エミッタ４０４を形成する。複数のベースコンタクトが共に結合されて上部ベース４０６を形成する。
同様に、下部コレクタ－エミッタ領域３３４は、例えば酸化物層３３０内の窓を通して適用される金属材料などの、コレクタ－エミッタコンタクト４０８に電気的に結合される。同様に、ベース領域３３６は、例えば酸化物層３３０４の窓を通して適用される金属材料などの、ベースコンタクト４１０に電気的に結合される。様々な例において、コレクタ－エミッタコンタクト４０８及びベースコンタクト４１０の材料は、下に位置する半導体領域とオーミックコンタクトを形成するように選択されて適用される。図４に示したところでは、２つのコレクタ－エミッタコンタクト４０８が示され、１つのみのベースコンタクト４１０が示されているが、システム例では、２つ以上のコレクタ－エミッタコンタクトが実装されることができ、２つ以上のベースコンタクトが実装されることができる。コレクタ－エミッタコンタクトは共に結合されて下部コレクタ－エミッタ４１２を形成する。複数のベースコンタクトが共に結合されて下部ベース４１４を形成する。
例示のＢ－ＴＲＡＮ３００はＮＰＮ構造として示されており、これは、コレクタ－エミッタ領域３２０及び３３４がＮ型であり、ベース領域３２３及び３３６がＰ型であり、バルク基板がＰ型であることを意味する。留意されたいことには、説明を過度に長くしないように図示していないが、ＰＮＰ型Ｂ－ＴＲＡＮデバイスも企図される。
図５は、図３のＢ－ＴＲＡＮ３００の構築の中間段階における基板の上側３０４の上面図を示している。特に、図５には、３つの例示の上部ＣＥトレンチ５００、５０２、及び５０４が見えている。上部ＣＥトレンチ５００、５０２、及び５０４に関連するコレクタ－エミッタ領域は、これらのコレクタ－エミッタ領域が表面の下に、従って基板内に配置されることを所与として図５では見えていない。各上部ＣＥトレンチの内部境界内に、例えば領域５０６などのベース領域が画成される。文脈上、図４の断面図は、図５の線４－４に沿って取られたとみなすことができるが、留意されたいことには、図５は、例示のコレクタ－エミッタコンタクト４００（図４）及びベースコンタクト４０２（図４）を作り出す金属堆積の前の基板の上側３０４を示している。
ケース例において、図示のように、各上部ＣＥトレンチ５００、５０２、及び５０４が、レーストラックパターン又は長円形（obround）を画成する。代表として上部ＣＥトレンチ５０４を考えると、代表の上部ＣＥトレンチ５０４の近位開口部は、第２の直線状の辺５１０に平行であり且つそれからオフセットされた第１の直線状の辺５０８を画成する。代表の上部ＣＥトレンチ５０４の近位開口部は更に、半円状の端部５１２と、該第１の半円状の端部５１２とは反対側の第２の半円状の端部５１４とを画成する。
図４及び図５を同時に検討すると、図４に示される上部ＣＥトレンチ３０８の２つの部分は、実際には、上側３０４に作り出された連続したトレンチである。上部ＣＥトレンチ３０８は、開いた頂部（上面３０４で開く）と、遠位端３１２を画成する閉じた底部とを画成する。上部ＣＥトレンチ３０８の一貫した造形が、上から見たときにその形状を画成し、この例では長円形であるが、任意の好適形状が使用され得る。同様に、図４に示される上部コレクタ－エミッタ領域３２０の２つの部分は、実際には、上部ＣＥトレンチ３０８を通してドープされ、その下に存在する連続したコレクタ－エミッタ領域３２０である。上部コレクタ－エミッタ領域３２０は上部ＣＥトレンチ３０８を通して注入されるので、ドーパントの等方的な拡散を考慮に入れると、上部コレクタ－エミッタ領域３２０は上から見たときに同様の形状を持つ。従って、上部ＣＥトレンチ３０８が長円形を画成する場合、上部コレクタ－エミッタ領域３２０もそうである。同様の説明が下部ＣＥトレンチ３２４及び下部コレクタ－エミッタ領域３３４に適用可能であるが、明細書を過度に長くしないよう、そのような説明は再び繰り返すことはしない。
Ｂ－ＴＲＡＮ３００の動作のシミュレーションは、図１のＢ－ＴＲＡＮ１００と比較して低下したＶＣＥＯＮを示している。例えば、５ミクロンの深さＤＴを持つ上部ＣＥトレンチ３０８とし、それ以外は同様のコレクタ－エミッタ領域及びベース領域注入密度、拡散深さ、印加電圧、及びコレクタ－ベース駆動電流とした、シミュレーションしたシステムでは、Ｂ－ＴＲＡＮ３００は、電圧降下ＶＣＥＯＮの約２０％の減少（例えば、約０．９５Ｖから約０．７５Ｖへ）を示した。コレクタ－エミッタ電流に関して言うと、Ｂ－ＴＲＡＮ３００は、他の点では同一の電圧降下ＶＣＥＯＮで約２アンペア（Ａ）の電流の増加を示した（例えば、同等の印加電圧及びベース駆動電流で１８Ａから２０Ａへの増加）。
専ら図４を再び参照する。上部コレクタ－エミッタ４０４を正側（すなわち、正端子）にして上部コレクタ－エミッタ４０４と下部コレクタ－エミッタ４１２との間に外部電圧（例えば、１２００Ｖ）が印加される状況を考える。“オフ”状態又は非導通モードでは、下部ベース４１４は下部コレクタ－エミッタ４１２に短絡され、上部ベース４０６が電気的にフローティングにされる。オフ状態では、下部コレクタ－エミッタ領域３３４を取り囲む空乏領域が拡大して、Ｂ－ＴＲＡＮ３００を通る電流の流れを防止する。“オン”状態又は導通モードでは、下部ベース４１４が電気的にフローティングにされ、駆動電圧が上部コレクタ－エミッタ４０４から上部ベース４０６に印加され、電流が上部コレクタ－エミッタ４０４（コレクタとして作用する）から下部コレクタ－エミッタ４１２（エミッタとして作用する）に流れる。
オン状態では、上部コレクタ－エミッタ領域の周りに空乏領域が形成し、該空乏領域の大きさは、上部コレクタ－エミッタ４０４から上部ベース４０６に印加される電圧に基づく。一般に、上部コレクタ－エミッタ４０４に対して上部ベース４０６に印加される電圧を増加させることは、ベース４０６の駆動電流を増加させる。ベース４０６の増加した駆動電流は、コレクタからエミッタへの電流の流れの増加をもたらす。しかしながら、あるポイントで、上部コレクタ－エミッタ４０４に対する上部ベース４０６の電圧の増加は、上部ベース領域３２３からドリフト領域３２２に供給される駆動電流をピンチオフさせ始めるのに十分なほど、上部コレクタ－エミッタ領域３２０の周りの空乏領域の大きさを増加させる。その電圧から上方に、上部コレクタ－エミッタ４０４に対する上部ベース４０６の電圧を増加させることは、ベース４０６の駆動電流を減少させる。ベース４０６の減少した駆動電流は、コレクタからエミッタへの電流の流れの減少をもたらす。一方での上部ベース４０６における電圧と、他方でのコレクタ－エミッタ電流との間の関係が反転するポイントは、変曲点として参照され得る。言い換えると、例示の上部コレクタ－エミッタ領域３２０は例示のベース領域３２３とドリフト領域３２２との間に存在するので、上部コレクタ－エミッタ領域３２０の周りの空乏領域が、ベース４０６に供給される駆動電流をピンチオフさせるように作用し得る。下部コレクタ－エミッタ４１２が正端子であるような外部電圧であるときには、下部コレクタ－エミッタ領域３３４及び下部ベース領域３３６に関して同じ状況が生じ得る。
変曲点以下での電流の流れに対して設計されるＢ－ＴＲＡＮでは、ベース駆動電流ピンチオフは特に問題を提しない。しかしながら、よりハイパワー及びより高電流のデバイスのために、やはりトレンチ及びトレンチ先端注入を用いて、ベース領域の位置を改良することができる。構造の一例を図６に示す。
図６は、一例のＢ－ＴＲＡＮ６００の一部の断面図を示している。特に、図６は、上面又は上側６０４と、下面又は下側６０６とを持つ半導体材料の基板６０２を有するＢ－ＴＲＡＮ６００を示している。前述のように、“上側”及び“下側”という指定は、恣意的なものであり、単に説明の便宜のために使用される。上側６０４は、上部ＣＥトレンチ３０８及び付随する酸化物層３１４を含む。さらに、上側６０４は、関連付けられた上部コレクタ－エミッタ領域３２０を有する。上部コレクタ－エミッタ領域３２０には同様にコレクタ－エミッタコンタクト４００（図４）が付随するが、この図を更に複雑にしないよう、それらのコンタクトは含めていない。同様に、下側６０６は、下部ＣＥトレンチ３２４及び付随する酸化物層３３０を含む。さらに、下側６０６は、関連付けられた下部コレクタ－エミッタ領域３３４を有する。下部コレクタ－エミッタ領域３３４には同様にコレクタ－エミッタコンタクト４０８（図４）が付随するが、この図を更に複雑にしないよう、それらのコンタクトは含めていない。
図６の例示のＢ－ＴＲＡＮ６００は上部ベーストレンチ６２０を含む。例示の上部ベーストレンチ６２０は、開放端又は近位開口部６２２と、底又は遠位端６２４とを画成し、遠位端６２４は基板６０２内に配置される。上部ベーストレンチ６２０は、例えばプラズマエッチングなどの任意の好適技術を用いて基板６０２内に作り出され得る。上部ベーストレンチ６２０は、上面６０４から遠位端６２４までで測定される深さＤＢＴを画成する。また、上部ベーストレンチ６２０は幅ＷＢＴを画成する。ケース例において、トレンチの幅に対するトレンチの深さの比は５：１以下（例えば、４：１、２：１）とし得る。例示の上部ベーストレンチ６２０は、１０ミクロン以上且つ５０ミクロン以下の深さＤＢＴを持つことができ、故に、それぞれ、少なくとも２ミクロン、少なくとも１０ミクロンの幅ＷＢＴを持つことができる。ケース例において、図示のように、上部ベーストレンチ６２０は、上部ＣＥトレンチ３０８の深さＤＴよりも大きい深さＤＢＴを持つことができる。
なおも図６を参照するに、例示の上部ベーストレンチ６２０に酸化物層が付随している。図示した例では、上部ＣＥトレンチ３０８に付随する酸化物層３１４が同様に上部ベーストレンチ６２０に付随し得る。特に、製造プロセスの一部として、酸化物層３１４は、例示の上部ベーストレンチ６２０の少なくとも側壁上に成長され又は他の方法で作り出される。実際には、酸化物層３１４は、当初、上側６０４の全ての表面を覆い得るが、その後、例えば上部ベーストレンチ６２０の遠位端６２４における開口部などの様々な開口部を作り出すためにエッチング（例えば、プラズマエッチング、ウェットエッチング）され得る。前述同様に、例示の酸化物層３１４は幾つかの目的を果たし得る。酸化物層３１４は、上部ベース領域（以下で更に説明する）の作成中に注入バリアとして機能し得る。さらに、酸化物層３１４は、上部ベース領域に関連する電気的接続（例えば、金属、図示せず）を、上部ベーストレンチ６２０の周りのドープされた及びドープされていない半導体材料から電気的に絶縁するように作用し得る。
図１のＢ－ＴＲＡＮ１００の上部ベース領域１１０とは異なり、上部ベーストレンチ６２０の遠位端６２４を通じてドーピングすることによって（例えば、注入プロセス又はＢＢｒ３拡散プロセス）、上部ベース領域６２６が作り出される。トレンチ先端ドーピングと、より少ない程度のベース領域ドーピングの拡散深さ（拡散深さは特に図示されていない）との結果は、ドーパントを上面６０４に直接衝突させることによる注入と比較して、上部ベース領域６２６が上面６０４より下で、基板６０２内のいっそう深くに存在するというものである。言い換えると、上部ベース領域６２６を形成するドーパントは、上面６０４と交わったり、上面６０４に存在したりはしない。さらに、例示の上部ベース領域６２６は、上部ＣＥトレンチ３０８の遠位端３１２よりも下に存在し、一部のケースでは、破線６２８によって示されるように、上部ベース領域６２６の深い方の又は下側の境界が、上部コレクタ－エミッタ領域３２０の深い方の又は下側の境界とほぼ同じ深さを持つ。
図６の例示のＢ－ＴＲＡＮ６００は下部ベーストレンチ６３０を含む。例示の下部ベーストレンチ６３０は、開放端又は近位開口部６３２と、底又は遠位端６３４とを画成し、遠位端６３４は基板６０２内に配置される。下部ベーストレンチ６３０は、例えばプラズマエッチングなどの任意の好適技術を用いて基板６０２内に作り出され得る。下部ベーストレンチ６３０は、下面６０６から遠位端６３４までで測定される深さＤＢＴを画成する。また、下部ベーストレンチ６３０は幅ＷＢＴを画成する。ケース例において、トレンチの幅に対するトレンチの深さの比は５：１以下（例えば、４：１、２：１）とし得る。例示の下部ベーストレンチ６３０は、１０ミクロン以上且つ５０ミクロン以下の深さＤＢＴを持つことができ、故に、それぞれ、少なくとも２ミクロン、少なくとも１０ミクロンの幅ＷＢＴを持つことができる。ケース例において、下部ベーストレンチ６３０は、下部ＣＥトレンチ３２４の深さよりも大きい深さＤＢＴを持つことができる。図６の例では、下部ベーストレンチ６３０と上部ベーストレンチ６２０の深さＤＢＴがほぼ同じであるように示されている。しかしながら、他の一致しない深さも企図される。
なおも図６を参照するに、例示の下部ベーストレンチ６３０に酸化物層が付随している。図示した例では、下部ＣＥトレンチ３２４に付随する酸化物層３３０が同様に下部ベーストレンチ６３０に付随し得る。特に、製造プロセスの一部として、酸化物層３３０は、例示の下部ベーストレンチ６３０の少なくとも側壁上に成長され又は他の方法で作り出される。実際には、酸化物層３３０は、当初、下側６０６の全ての表面を覆い得るが、その後、例えば下部ベーストレンチ６３０の遠位端６３４における開口部などの様々な開口部を作り出すためにエッチング（例えば、プラズマエッチング、ウェットエッチング）され得る。前述同様に、例示の酸化物層３３０は幾つかの目的を果たし得る。酸化物層３３０は、下部ベース領域（以下で更に説明する）の作成中に注入バリアとして機能し得る。さらに、酸化物層３３０は、下部ベース領域に関連する電気的接続（例えば、金属、図示せず）を、下部ベーストレンチ６３０の周りのドープされた及びドープされていない半導体材料から電気的に絶縁するように作用し得る。
図１のＢ－ＴＲＡＮ１００の下部ベース領域１２６とは異なり、下部ベーストレンチ６３０の遠位端６３４を通じてドーピングすることによって（例えば、注入プロセス又はＢＢｒ３拡散プロセス）、下部ベース領域６３６が作り出される。トレンチ先端ドーピングと、より少ない程度のベース領域注入の拡散深さ（拡散深さは特に図示されていない）との結果は、ドーパントを下面６０６に直接衝突させることによる注入と比較して、下部ベース領域６３６が下面６０６より下で、基板６０２内のいっそう深くに存在するというものである。言い換えると、下部ベース領域６３６を形成するドーパントは、下面６０６と交わったり、下面６０６に存在したりはしない。さらに、例示の下部ベース領域６３６は、下部ＣＥトレンチ３２４の遠位端３２８よりも下に存在し、一部のケースでは、下部ベース領域６３６の深い方の又は下側の境界が、下部コレクタ－エミッタ領域３３４の深い方の又は下側の境界とほぼ同じ深さを持つ。
図７は、図６のＢ－ＴＲＡＮ６００の構築の中間段階における基板の上側６０４の上面図を示している。特に、図７には、３つの例示の上部ＣＥトレンチ５００、５０２、及び５０４が見えている。上部ＣＥトレンチ５００、５０２、及び５０４に関連するコレクタ－エミッタ領域は、これらのコレクタ－エミッタ領域が表面の下に、従って基板内に配置されることを所与として図７では見えていない。各上部ＣＥトレンチの内部境界内に、例えば上部ベーストレンチ７００、７０２、及び７０４などのベーストレンチが画成される。上部ベーストレンチ７００、７０２、及び７０４に付随するベース領域は、これらのベース領域が表面の下に、従って基板内に配置されることを所与として図７では見えていない。文脈上、図６の断面図は、図７の線６－６に沿って取られたとみなすことができるが、留意されたいことには、図７は、例示のコレクタ－エミッタコンタクト及びベースコンタクトを作り出す金属堆積の前の基板の上側６０４を示している。
ケース例において、図示のように、各上部ＣＥトレンチ５００、５０２、及び５０４が、レーストラックパターン又は長円形を画成する。代表として上部ＣＥトレンチ５０４を考えると、前述同様に、代表の上部ＣＥトレンチ５０４の近位開口部は、第１の直線状の辺５０８及び第２の直線状の辺５１０を画成する。代表の上部ＣＥトレンチ５０４の近位開口部は更に、半円状の端部５１２及び５１４を画成する。上部ベーストレンチ７００、７０２、及び７０４は、それらそれぞれの上部ＣＥトレンチ内に存在し、それぞれの上部ＣＥトレンチに対して平行である。
図３に戻る。図３の例示のＢ－ＴＲＡＮは、トレンチ先端ドーピングによって作り出されたコレクタ－エミッタ領域３２０及び３３４を示しており、ベース領域は、それらそれぞれの側の表面に存在する。しかしながら、より更なるケースにおいて、コレクタ－エミッタ領域を作り出すためのトレンチ先端ドーピングは、片側のみ（例えば、上側３０４のみ）で実施されてもよい。そのようなケースでは、反対側のコレクタ－エミッタ領域及びベース領域は、図１の片側の構成（すなわち、表面を通じてのドーパント注入によって作り出された領域）に類似することになり、そのようなシステムもなお、図１の関連技術のＢ－ＴＲＡＮと比較して低下した電圧降下ＶＣＥＯＮを持ち得る。例えば、基板の厚さＴが減少されることがあり、減少された厚さでは、両側にコレクタ－エミッタトレンチを持つことをサポートできないことがある（すなわち、対向する両側のコレクタ－エミッタトレンチの遠位端同士の間の有効厚さが薄すぎて処理に耐えられないことがある）。
図６に戻る。図６の例示のＢ－ＴＲＡＮは、トレンチ先端ドーピング（例えば、注入、又はＰＯＣＬ３拡散）によって作り出されたコレクタ－エミッタ領域３２０及び３３４と、トレンチ先端ドーピングによって作り出されたベース領域６２６及び６３６とを示している。しかしながら、より更なるケースにおいて、コレクタ－エミッタ領域及びベース領域を作り出すためのトレンチ先端注入は、片側のみ（例えば、上側３０４のみ）で実施されてもよい。そのようなケースにおいて、反対側のコレクタ－エミッタ領域及びベース領域は、図１の片側の構成（すなわち、表面を通じてのドーピングによって作り出された領域）に類似し得る。他の一ケースにおいて、反対側のコレクタ－エミッタ領域及びベース領域は、図３の片側の構成に類似してもよい（すなわち、上側は図６の上側のように実装され、下側は図３の下側のように実装される）。全てのこのような組み合わせが、図１の関連技術のＢ－ＴＲＡＮと比較して低下した電圧降下ＶＣＥＯＮを持ち得る。例えば、基板の厚さＴが減少されることがあり、減少された厚さでは、より深いベーストレンチを両側に持つことをサポートできないことがある（すなわち、対向する両側のコレクタ－エミッタトレンチの遠位端同士の間の有効厚さが薄すぎて処理に耐えられないことがある）。従って、上側は、上部ＣＥトレンチ及び上部ベーストレンチ、並びに対応する領域を実装することができ、下側は、トレンチを有しない（例えば、図１の下側）か、下部ＣＥトレンチのみを有する（例えば、図３の下側）かであることができる。
図８は、少なくとも一部の実施形態に従った方法を示している。当該方法例は、開始し（ブロック８００）、ドーピングして、半導体材料の基板の第１の面に関連付けられた上部ベース領域を作り出し（ブロック８０２）、第１の面をエッチングして上部ＣＥトレンチを作り出し（ブロック８０４）、該上部ＣＥトレンチは、第１の面にある近位開口部と、基板内の遠位端とを画成し、上部ＣＥトレンチの遠位端を通じてドーピングして上部コレクタ－エミッタ領域を作り出し（ブロック８０６）、ドーピングして、基板の第２の面に関連付けられた下部ベース領域を作り出し（ブロック８０８）、そして、注入して、第２の面に関連付けられた下部コレクタ－エミッタ領域を作り出す（ブロック８１０）、ことを有する。その後、当該方法は終了する（ブロック８１２）。
上の説明は、本発明の原理及び様々な実施形態の例示であることを意図している。上の開示が十分に理解されることで、当業者には数多く変形及び変更が明らかになる。例えば、様々な構造が、インターデジテイト構造を有する任意の半導体デバイスに実装され得る。そのような全ての変形及び変更を包含するように以下の請求項が解釈されることが意図される。

Claims (12)

  1. 半導体材料の基板の第１の面に関連付けられた上部ベース領域と、
    前記第１の面に画成された上部ＣＥトレンチであり、前記第１の面にある近位開口部と、前記基板内の遠位端と、を画成する上部ＣＥトレンチと、
    前記上部ＣＥトレンチの前記遠位端に配置された上部コレクタ－エミッタ領域と、
    前記基板の第２の面に関連付けられた下部ベース領域と、
    前記第２の面に関連付けられた下部コレクタ－エミッタ領域と、
    を有する半導体デバイス。
  2. 前記上部ＣＥトレンチは、１０ミクロン以上且つ５０ミクロン以下の深さを画成する、請求項１に記載の半導体デバイス。
  3. 前記第１の面に画成された上部ベーストレンチであり、前記第１の面にある近位開口部と、前記基板内の遠位端と、を画成する上部ベーストレンチ、
    を更に有し、
    前記上部ベース領域は、前記上部ベーストレンチの前記遠位端に配置されている、
    請求項１に記載の半導体デバイス。
  4. 前記上部ベーストレンチは第１の深さを画成し、前記上部ＣＥトレンチは第２の深さを画成し、前記第１の深さは前記第２の深さよりも大きい、請求項３に記載の半導体デバイス。
  5. 前記第２の面に画成された下部ＣＥトレンチであり、前記第２の面にある近位開口部と、前記基板内の遠位端と、を画成する下部ＣＥトレンチ、
    を更に有し、
    前記下部コレクタ－エミッタ領域は、前記下部ＣＥトレンチの前記遠位端に配置されている、
    請求項１に記載の半導体デバイス。
  6. 前記上部ＣＥトレンチは長円形を画成し、前記下部ＣＥトレンチは長円形を画成する、請求項５に記載の半導体デバイス。
  7. 前記上部ＣＥトレンチと前記下部ＣＥトレンチは、形状及び大きさに関して製造公差内で一致している、請求項６に記載の半導体デバイス。
  8. 前記第１の面に画成された上部ベーストレンチであり、当該上部ベーストレンチは、前記第１の面にある近位開口部と、前記基板内の遠位端とを画成し、前記上部ベース領域が当該上部ベーストレンチの前記遠位端に配置されている、上部ベーストレンチと、
    前記第２の面に画成された下部ベーストレンチであり、当該下部ベーストレンチは、前記第２の面にある近位開口部と、前記基板内の遠位端とを画成し、前記下部ベース領域が当該下部ベーストレンチの前記遠位端に配置されている、下部ベーストレンチと、
    を更に有する請求項５に記載の半導体デバイス。
  9. 前記上部ベーストレンチは第１の深さを画成し、前記上部ＣＥトレンチは第２の深さを画成し、前記第１の深さは前記第２の深さよりも大きく、
    前記下部ベーストレンチは第３の深さを画成し、前記下部ＣＥトレンチは第４の深さを画成し、前記第３の深さは前記第４の深さよりも大きい、
    請求項８に記載の半導体デバイス。
  10. 前記上部ＣＥトレンチの側壁上に配置された酸化物の層、を更に有する請求項１に記載の半導体デバイス。
  11. 半導体デバイスを製造する方法であって、
    ドーピングして、半導体材料の基板の第１の面に関連付けられた上部ベース領域を作り出し、
    前記第１の面をエッチングして上部ＣＥトレンチを作り出し、該上部ＣＥトレンチは、前記第１の面にある近位開口部と、前記基板内の遠位端とを画成し、
    前記上部ＣＥトレンチの前記遠位端を通じてドーピングして上部コレクタ－エミッタ領域を作り出し、
    ドーピングして、前記基板の第２の面に関連付けられた下部ベース領域を作り出し、
    ドーピングして、前記第２の面に関連付けられた下部コレクタ－エミッタ領域を作り出す、
    ことを有する方法。
  12. ドーピングして前記上部ベース領域を作り出すことに先立って、前記第１の面をエッチングして上部ベーストレンチを作り出し、該上部ベーストレンチは、前記第１の面にある近位開口部と、半導体材料の前記基板内の遠位端とを画成する、
    ことを更に有し、
    ドーピングして前記上部ベース領域を作り出すことは更に、前記上部ベーストレンチの前記遠位端を通じてドーピングすることを有する、
    請求項１１に記載の方法。
JP2024508549A 2021-08-10 2022-08-10 双方向トレンチパワースイッチ向けのシステム及び方法 Active JP7616756B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163231351P 2021-08-10 2021-08-10
US63/231,351 2021-08-10
PCT/US2022/039915 WO2023018769A1 (en) 2021-08-10 2022-08-10 System and method for bi-directional trench power switches

Publications (2)

Publication Number Publication Date
JP2024529136A JP2024529136A (ja) 2024-08-01
JP7616756B2 true JP7616756B2 (ja) 2025-01-17

Family

ID=85176289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2024508549A Active JP7616756B2 (ja) 2021-08-10 2022-08-10 双方向トレンチパワースイッチ向けのシステム及び方法

Country Status (7)

Country Link
US (2) US11881525B2 (ja)
EP (1) EP4356430A4 (ja)
JP (1) JP7616756B2 (ja)
KR (2) KR102654340B1 (ja)
CN (1) CN117795685B (ja)
GB (1) GB2623027B (ja)
WO (1) WO2023018769A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069797B2 (en) 2016-05-25 2021-07-20 Ideal Power Inc. Ruggedized symmetrically bidirectional bipolar power transistor
US12506475B2 (en) 2023-08-30 2025-12-23 Ideal Power Inc. Hybrid switch circuit with bidirectional double-base bipolar junction transistors
US12388442B2 (en) 2023-12-06 2025-08-12 Ideal Power Inc. Unidirectional hybrid switch circuit
US12506476B2 (en) 2024-02-21 2025-12-23 Ideal Power Inc. Methods and systems of operating a double-sided double-base bipolar junction transistor
WO2025244781A1 (en) 2024-05-22 2025-11-27 Ideal Power Inc. Bipolar junction devices, and methods and switches using same
US20250380436A1 (en) * 2024-06-11 2025-12-11 Ideal Power Inc. Methods of manufacturing bipolar junction devices
US20250392305A1 (en) * 2024-06-19 2025-12-25 Ideal Power Inc. Bipolar junction device, and methods and switch assemblies using same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017509141A (ja) 2014-01-16 2017-03-30 アイディール パワー インコーポレイテッド 表面電荷に対して低減された感度を有する構造及び方法
JP2018533205A (ja) 2015-09-15 2018-11-08 アイディール パワー インコーポレイテッド 切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作
JP2019512885A (ja) 2016-03-15 2019-05-16 アイディール パワー インコーポレイテッド 偶発的なターンオンを防止する受動素子を備える二重ベース接続バイポーラトランジスタ

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE519975C2 (sv) * 1999-06-23 2003-05-06 Ericsson Telefon Ab L M Halvledarstruktur för högspänningshalvledarkomponenter
US8089129B2 (en) 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
JP4292964B2 (ja) * 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
US7238976B1 (en) 2004-06-15 2007-07-03 Qspeed Semiconductor Inc. Schottky barrier rectifier and method of manufacturing the same
US8514601B2 (en) 2009-08-17 2013-08-20 Ideal Power Converters, Inc. Power conversion with added pseudo-phase
CN101523710B (zh) 2006-06-06 2014-03-05 威廉·亚历山大 通用功率变换器
KR20120130158A (ko) 2009-06-29 2012-11-29 아이디얼 파워 컨버터스, 인코포레이티드 에너지 전송 리액턴스를 단락시키는 크로바 스위치를 이용한 전력 전송 장치, 방법, 및 시스템
BR112012003612A2 (pt) 2009-08-17 2017-05-23 Ideal Power Converters Inc conversão de força com pseudofase acrescentada
US8446042B2 (en) 2010-11-30 2013-05-21 Ideal Power Converters, Inc. Photovoltaic array systems, methods, and devices with improved diagnostics and monitoring
US8647945B2 (en) 2010-12-03 2014-02-11 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (SOI) substrate
US20120279567A1 (en) 2011-02-18 2012-11-08 Ideal Power Converters Inc. Solar Energy System with Automatic Dehumidification of Electronics
US8531858B2 (en) 2011-02-18 2013-09-10 Ideal Power, Inc. Power conversion with current sensing coupled through saturating element
US8829562B2 (en) * 2012-07-24 2014-09-09 Infineon Technologies Ag Semiconductor device including a dielectric structure in a trench
US9018698B2 (en) * 2012-11-16 2015-04-28 Vishay General Semiconductor Llc Trench-based device with improved trench protection
US10374070B2 (en) 2013-02-07 2019-08-06 John Wood Bidirectional bipolar-mode JFET driver circuitry
WO2014127330A2 (en) 2013-02-15 2014-08-21 Ideal Power, Inc. Power-packet-switching converter with sequenced connection to link inductor
US20150061569A1 (en) 2013-03-13 2015-03-05 Ideal Power, Inc. Methods, systems, and devices for improved electric vehicle charging
US20140319911A1 (en) 2013-04-29 2014-10-30 Ideal Power, Inc. Systems and methods for uninterruptible power supplies with generators
US9077185B2 (en) 2013-04-29 2015-07-07 Ideal Power Inc. Systems and methods for uninterruptible power supplies with bidirectional power converters
US9742385B2 (en) 2013-06-24 2017-08-22 Ideal Power, Inc. Bidirectional semiconductor switch with passive turnoff
EP3116028B1 (en) 2013-06-24 2021-03-24 Ideal Power Inc. Systems, circuits, devices, and methods with bidirectional bipolar transistors
US9900002B2 (en) 2013-06-24 2018-02-20 Ideal Power, Inc. Methods of operating a double-base-contact bidirectional bipolar junction transistor
US9006833B2 (en) * 2013-07-02 2015-04-14 Texas Instruments Incorporated Bipolar transistor having sinker diffusion under a trench
US9059234B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Formation of a high aspect ratio trench in a semiconductor substrate and a bipolar semiconductor device having a high aspect ratio trench isolation region
US11637016B2 (en) 2013-12-11 2023-04-25 Ideal Power Inc. Systems and methods for bidirectional device fabrication
US9355853B2 (en) 2013-12-11 2016-05-31 Ideal Power Inc. Systems and methods for bidirectional device fabrication
JP6311723B2 (ja) * 2013-12-16 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US20150222194A1 (en) 2014-01-28 2015-08-06 Ideal Power Inc. Current-Modulated Smart Distribution Transformers, Modules, Systems, and Methods
WO2016061140A1 (en) 2014-10-13 2016-04-21 Ideal Power Inc. Field plates on two opposed surfaces of double-base bidirectional bipolar transistor: devices, methods, and systems
US9660551B2 (en) 2014-11-06 2017-05-23 Ideal Power, Inc. Operating point optimization with double-base-contact bidirectional bipolar junction transistor circuits, methods, and systems
US9787298B2 (en) 2014-11-18 2017-10-10 Ideal Power, Inc. Operation of double-base bipolar transistors with additional timing phases at switching transitions
TWI678232B (zh) * 2014-12-08 2019-12-01 美商柏克萊燈光有限公司 側向式／垂直式電晶體結構及其製造與使用方法
US20160269021A1 (en) * 2015-02-06 2016-09-15 Ideal Power Inc. Collector-Side-Base-Driven Two-Base-Contact Bipolar Transistor with Reduced Series Resistance
US20160322350A1 (en) 2015-03-27 2016-11-03 Ideal Power Inc. Geometry for a Bidirectional Bipolar Transistor with Trenches that Surround the Emitter/Collector Regions
US20160344300A1 (en) 2015-05-18 2016-11-24 Ideal Power Inc. Synergistic Applications of Multi-ON-Mode Bidirectional Bipolar Switch
US20180026122A1 (en) 2015-10-09 2018-01-25 Ideal Power Inc. B-TRAN Geometry and Structure That Provides Both High Gain and High Current Density
US20170288561A1 (en) 2016-03-30 2017-10-05 Ideal Power, Inc. Microgrid Power Architecture
US20180109101A1 (en) 2016-04-28 2018-04-19 Ideal Power, Inc. Ground Fault Detection Architectures, Systems, Circuits, and Methods
WO2017189055A1 (en) 2016-04-29 2017-11-02 Ideal Power Inc. Power-packet-switching circuits using stacked bidirectional switches
US11069797B2 (en) 2016-05-25 2021-07-20 Ideal Power Inc. Ruggedized symmetrically bidirectional bipolar power transistor
WO2018112481A1 (en) 2016-12-16 2018-06-21 Ideal Power Inc. Anti-islanding systems and methods using harmonics injected in a rotation opposite the natural rotation
US10211199B2 (en) * 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
WO2019169041A1 (en) 2018-02-27 2019-09-06 Ideal Power Inc. Hvdc/mvdc systems and methods with low-loss fully-bidirectional bjt circuit breakers
US10680095B2 (en) * 2018-06-15 2020-06-09 Semiconductor Components Industries, Llc Power device having super junction and schottky diode
KR102042834B1 (ko) * 2018-06-27 2019-11-08 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
US10573742B1 (en) * 2018-08-08 2020-02-25 Infineon Technologies Austria Ag Oxygen inserted Si-layers in vertical trench power devices
US11411557B2 (en) 2020-05-18 2022-08-09 Ideal Power Inc. Method and system of operating a bi-directional double-base bipolar junction transistor (B-TRAN)
US11496129B2 (en) 2020-06-08 2022-11-08 Ideal Power Inc. Method and system of current sharing among bidirectional double-base bipolar junction transistors
US11777018B2 (en) 2020-11-19 2023-10-03 Ideal Power Inc. Layout to reduce current crowding at endpoints
CN116686095A (zh) 2020-12-10 2023-09-01 理想能量有限公司 操作双向双基极双极结型晶体管(b-tran)的方法及系统
CN119156703A (zh) 2022-05-25 2024-12-17 理想能量有限公司 用于双面双向结型晶体管的双面冷却封装

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017509141A (ja) 2014-01-16 2017-03-30 アイディール パワー インコーポレイテッド 表面電荷に対して低減された感度を有する構造及び方法
JP2018533205A (ja) 2015-09-15 2018-11-08 アイディール パワー インコーポレイテッド 切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作
JP2019512885A (ja) 2016-03-15 2019-05-16 アイディール パワー インコーポレイテッド 偶発的なターンオンを防止する受動素子を備える二重ベース接続バイポーラトランジスタ

Also Published As

Publication number Publication date
EP4356430A4 (en) 2024-10-23
KR20240024344A (ko) 2024-02-23
GB202400589D0 (en) 2024-02-28
JP2024529136A (ja) 2024-08-01
CN117795685B (zh) 2025-12-12
WO2023018769A1 (en) 2023-02-16
GB2623027A (en) 2024-04-03
US11881525B2 (en) 2024-01-23
US20230048984A1 (en) 2023-02-16
KR102654340B1 (ko) 2024-04-02
EP4356430A1 (en) 2024-04-24
CN117795685A (zh) 2024-03-29
KR20240046310A (ko) 2024-04-08
GB2623027B (en) 2024-09-25
US20240113210A1 (en) 2024-04-04
US12148819B2 (en) 2024-11-19
KR102666355B1 (ko) 2024-05-14

Similar Documents

Publication Publication Date Title
JP7616756B2 (ja) 双方向トレンチパワースイッチ向けのシステム及び方法
US11664434B2 (en) Semiconductor power devices having multiple gate trenches and methods of forming such devices
US11837657B2 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
TWI475614B (zh) 溝渠裝置結構及製造
CN100524809C (zh) 场效应晶体管半导体器件
US9666666B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US10998264B2 (en) Dual-gate trench IGBT with buried floating P-type shield
JP2024511552A (ja) 信頼性及び導通が向上したトレンチ型パワー・デバイス
CN104103690B (zh) 半导体器件和用于生产该半导体器件的方法
JP2025520603A (ja) ウェル注入中に形成されたトレンチ・シールド・パターンを有するゲート・トレンチ・パワー半導体デバイス及び関連する方法
US12243933B2 (en) Semiconductor device layouts
CN102449770B (zh) 用于半导体器件的3d沟道结构
JPH11195784A (ja) 絶縁ゲート形半導体素子
US12557311B2 (en) Semiconductor device
CN118472028A (zh) 具有隔离结构的半导体器件及其制造方法
CN119922951A (zh) 制造垂直场效应晶体管结构的方法和垂直场效应晶体结构
CN121510633A (zh) 功率组件及其制造方法
JP3206289B2 (ja) 絶縁ゲートバイポーラトランジスタとその製造方法
JPH1126760A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240209

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240209

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20240209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241225

R150 Certificate of patent or registration of utility model

Ref document number: 7616756

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150