JP7586972B2 - 電気めっきされたダイ取り付けを備える半導体デバイス - Google Patents

電気めっきされたダイ取り付けを備える半導体デバイス Download PDF

Info

Publication number
JP7586972B2
JP7586972B2 JP2023113367A JP2023113367A JP7586972B2 JP 7586972 B2 JP7586972 B2 JP 7586972B2 JP 2023113367 A JP2023113367 A JP 2023113367A JP 2023113367 A JP2023113367 A JP 2023113367A JP 7586972 B2 JP7586972 B2 JP 7586972B2
Authority
JP
Japan
Prior art keywords
layer
metal
metal substrate
semiconductor die
central
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023113367A
Other languages
English (en)
Other versions
JP2023126980A (ja
Inventor
ダドバンド ナジラ
ダニエル マナック クリストファー
Original Assignee
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテッド filed Critical テキサス インスツルメンツ インコーポレイテッド
Publication of JP2023126980A publication Critical patent/JP2023126980A/ja
Application granted granted Critical
Publication of JP7586972B2 publication Critical patent/JP7586972B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73277—Wire and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/82138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本記載は、半導体デバイスアッセンブリに関し、より具体的には、基板へのダイ取り付けに関する。
パッケージ化された半導体デバイスは、ダイ取り付け接着材を用いてリードフレームなどのワークピースのダイパッド上に取り付けられる、シリコンダイなどの集積回路（ＩＣ）ダイを含み得る。他のワークピースとしては、インターポーザ、印刷回路基板（ＰＣＢ）、及び他のＩＣダイが挙げられる。頂部（アクティブ）側を上に逆側を下にアセンブルされたＩＣダイの場合、ダイ取り付け接着材は、機械的取り付けを提供し、ダイパッドに電気的及び／又は熱的経路も提供し得る。ダイ取り付け接着材は、ポリイミド又はエポキシベースの接着材などのポリマーを含み得る。ポリマー材料の電気伝導率及び熱伝導率の両方を上げるための充填材として、銀が粒子薄片形態で付加され得る。
本概要は、記載される概念から一部選択したものを、提供される図面を含み詳細な説明において以下にさらに記載される簡略化された形態で紹介するために提供される。本概要は、特許請求される主題の範囲を限定しない。
記載される態様は、金属粒子充填ポリマーを含む幾つかのダイ取り付け解決策が、有意な熱及び電気抵抗性を有することを認識する。より小さな特徴を有し、より高い動作電流で動く、よりコンパクトでより高度に集積された電子機器システムを求める傾向と共に、熱管理がますます重要視されるようになってきているので、裏側電気コンタクトが用いられるときにも低い電気抵抗を提供する、より高い熱伝導率のダイ取り付け配置が必要とされる。共晶金錫（Ａｕ‐Ｓｎ）などのはんだダイ取り付けは、金属充填ポリマーと比較して比較的良好な熱及び電気抵抗で裏側電気的コンタクトを提供することができるが、はんだダイ取り付けは、比較的高価であり、はんだ付け可能なダイ表面に限定され、また、はんだダイ取り付けプロセスは、半導体ダイの金属相互接続に温度誘起応力を生じさせ得る温度での不活性リフローに関与することが認識されている。
記載されるパッケージ化された半導体デバイスは、外側リングを含む中央アパーチャを有する金属基板を含み、中央アパーチャの周りの複数の隆起したトレースが誘電体ベース層上の金属層を含む。裏側金属（ＢＳＭ）層を有する半導体ダイが、頂部側を上にして中央アパーチャの頂部上に取り付けられる。単一の金属層が、ＢＳＭ層と、中央アパーチャを区切る基板壁との間に直接にあり、アパーチャの底部部分を充填するダイ取り付けを提供する。金属層に接する少なくとも１つの屈曲部を備えるリードが、複数のトレース上にあり、金属基板を越えて延在する末端部（ｄｉｓｔａｌ ｅｎｄ）を含む。トレースと半導体ダイ上のボンドパッドとの間にボンドワイヤがある。モールド化合物が封止を提供する。
ここで、必ずしも一定の縮尺で描かれていない添付の図面を参照する。
例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。 例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、開示されたパッケージ化された半導体デバイスを形成するためのアッセンブリプロセスのための、利用される構成要素及びアッセンブリプロセス進行プロセスを示す。
例示の態様に従った、９０度の屈曲部を備えるリードを有する、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられたＢＳＭ層を備える半導体ダイを有する、例示のパッケージ化された半導体デバイスの断面図である。
例示の態様に従った、９０度の屈曲部ではないリード屈曲部の例としてガルウィングリードを有する、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けたＢＳＭ層を備える半導体ダイを有する、例示のパッケージ半導体デバイスの断面図である。
例示の実施例が図面に関連して記載され、図面において、同様の参照数字は類似又は同等の要素を示すために用いられる。幾つかの行為又は事象は別の順序で及び／又は他の行為又は事象と同時に起こり得るので、行為又は事象の例示される順序は限定するものと見なされるべきではない。また、幾つかの例示される動作又は事象は、本記載による手法を実装するために必要とされないこともある。
図１Ａ～図１Ｉは、例示の態様に従った、電気めっきされた金属ダイ取り付け層によって金属基板上に直接取り付けられた裏側金属めっき半導体ダイを有する記載されるパッケージ化された半導体デバイスを形成するための、利用される構成要素及びアッセンブリプロセス進行を示す。図１Ａは、中にダイを有する金属基板１２０上の誘電体カバー１３０を含む記載されるスタックを、電気めっき槽を提供するめっき容器１５０内に浸漬することを示す。これらの構成要素は、一つ又はそれ以上の溶解した金属塩、並びに、電気の流れを可能にする他のイオンを含む、電解質と呼ばれる溶液に浸漬される。
カバー１３０は、金属基板１２０の頂部を覆う誘電体（例えば、プラスチック）材料を含む。金属基板１２０は、複数のダイ位置を有する基板シート／パネルの形態であり、金属基板１２０におけるアパーチャ内で矩形のダイ位置に頂部側を上に置かれるダイ（図示せず）を備える例によって４つが示される。基板シート／パネルは、約５０～１，０００個のダイ位置を有し得る。めっき容器１５０内にはめっき溶液１４５がある。また、半導体ダイの頂部側へのめっき金属を回避するために、誘電体カバー１３０と金属基板１２０との間に電気めっき溶液耐性テープなどの封止がある。電気めっきのために、金属基板１２０は、電力供給１９０の負の端子（カソード）に接続され、金属基板１２０から離間して配置される図１Ａにおいてアノード１３５として示される金属ブロックなど、金属基板１２０から離間された導電性構造が、電力供給１９０の正の端子（アノード）に接続される。電気めっきは、温度誘起応力の、半導体ダイ相互接続への導入などを回避するために、１５℃から３０℃の温度で行われ得る。カソードにおいて、電解質溶液中の溶解した金属イオン（例えば、Ｃｕ＋２）は、溶液とカソードとの間の界面において還元されて、そのため、それらは、めっきされてカソード上のゼロ原子価状態金属（例えば、Ｃｕ金属）になる。電気めっきは直流（ＤＣ）を用いて行うことができるが、パルス電気めっきとして行われてもよい。
図１Ｂは、例示の誘電体カバー１３０を示す。誘電体カバー１３０はプラスチックを含み得る。誘電体カバー１３０は、第１の繰り返しパターンの窪み１３０ａを有し、第１の繰り返しパターンの窪み１３０ａは、覆われる半導体ダイに適合するような寸法及び形状とされる矩形であり、半導体ダイを受けることを可能にするための半導体ダイと比べて面積が僅かに大きいように示されている。
図１Ｃは、例示の金属基板１２０を示し、金属基板１２０上の隆起トレース１２５のそれぞれの構成要素を示すために一部を拡大した挿入図を備えている。金属基板１２０は、銅合金などの銅を含み得る。他の例示の金属には、Ｎｉ、Ｃｏ、Ｓｎ、又はそれらの合金が含まれる。金属基板１２０は、窪みｌ３０ａに位置整合する中央スルーホールアパーチャｌ２０ａを含む、図１Ｂに示された誘電体カバー１３０上の第１の繰り返しパターンに位置整合する第２の繰り返しパターンを含む。スルーホールアパーチャｌ２０ａは、ダイが上に搭載される外側リングｌ２０ａと、スルーホールアパーチャｌ２０ａの周りの複数の隆起トレース１２５とを有し、隆起トレース１２５は、金属基板１２０上の誘電体ベース層ｌ２５ａ（例えば、ポリイミド）上の金属層ｌ２５ｂを含む。金属層ｌ２５ｂは、誘電体ベース層ｌ２５ａ上に印刷され得る。
図１Ｄは、例示の金属基板１２０のスルーホールアパーチャｌ２０ａ内の外側リングｌ２０ａ（図示せず）上に、頂部（アクティブ）側を上にし、裏側を下にして置かれている、半導体ダイ１８０を示す。半導体ダイ１８０のアクティブ頂部側にボンドパッドｌ８０ａが示されている。図１Ｅは、半導体ダイ１８０の上の金属基板１２０上に配置する直前の誘電体カバー１３０を示す。図１Ｆは、誘電体カバー１３０を見下ろす、半導体ダイ１８０の上に金属基板１２０上に配置された後の誘電体カバー１３０を示す。図１Ｇは、半導体ダイ１８０によって占有されていないアパーチャｌ２０ａの部分をあらわにする、金属基板１２０の底部を見下ろすために反転された図１Ｆの図である。
図１Ｈは、半導体ダイ１８０上のＢＳＭ層と、ダイ取り付けを提供するためにアパーチャの境界を区切る金属基板１２０の壁との間の容積を充填するための、銅などの電気めっきされた単一金属層を堆積するための電気めっきに続く、半導体ダイ１８０の上の金属基板１２０上の誘電体カバー１３０を含むスタックの裏側を示す。電気めっきプロセスのための時間は、所望の厚みを堆積速度で割ることによって計算できる。金属ダイ取り付け層１２１の厚みは、例えば２０～１００μｍの厚みなど、１０～２５０μｍなどの厚みであるアパーチャを充填するように設計される。図１Ｈは、金属基板１２０の底部側全体にシートとして堆積される、電気めっきされた金属ダイ取り付け層１２１で充填されている半導体ダイ１８０（ダイの下）によって占有されていないアパーチャ部を示す。金属ダイ取り付け層１２１は平坦であるように示されているが、それぞれのスルーホールアパーチャｌ２０ａを覆うときにはわずかな窪みがあってもよい。
電気めっきされた金属層である金属ダイ取り付け層１２１は、スパッタされた金属層など、他の方法によって堆積された同じ金属材料の他の層と比較して特徴的である。電着層は、スパッタされた層とは異なり、見通しのきかない領域を充填することが知られている。また、電着層は、電着層のバルク部のものとは異なる密度及び微細構造を有する初期的に堆積されたネルンスト拡散層を含む、固有の微細構造を有することが知られている。
図１Ｉは、スタックをめっき溶液から取り除き、誘電体カバー１３０を取り除き、金属基板１２０を個片化して、第１のパッケージ化された半導体デバイス前駆物質を含む複数のパッケージ化された半導体デバイス前駆物質を形成し、次いでリード１２６を追加した後の、単一のパッケージ化された半導体デバイス前駆物質を示す。リード１２６は、銅、銅合金、又は市販されているか又は自社で生成し得る錫被覆されたリードなどの金属ストリップ（例えば、リードフレームと同じ金属）を含む。例えば、金属シートを金属ストリップに切断することができる。
リード１２６は、複数の隆起したトレース１２５上の金属層ｌ２５ｂと接し、少なくとも１つの屈曲部を有し、金属基板１２０を越えて延在する末端部を含む。リード１２６は、金属層ｌ２５ｂにはんだ付けされてもよいが、溶接又は導電性接着性材料を介して取り付けることもできる。図示のボンドワイヤ１３３は、個片化前に付加され、複数の隆起トレース１２５と半導体ダイ１８０上のボンドパッドｌ８０ａとの間にある。図１Ｊは、パッケージ化された半導体デバイスを完成させるための封止のためのモールド化合物１７５を形成するためのモールディング後の、単一のパッケージ化された半導体デバイス１９０を示す。任意でＳｎ（錫）層をリード１２６に付加することもできる。
図２は、例示のパッケージ化された半導体デバイス２００の断面図であり、パッケージ化された半導体デバイス２００は、例示の態様に従って、９０度の屈曲部を備えるリード１２６を有して、電気めっきされた金属ダイ取り付け層１２１によって金属基板１２０上に直接取り付けられたＢＳＭ層１８１を備える半導体ダイ１８０を有する。上述のように、金属基板１２０は、銅合金、Ｎｉ、Ｃｏ、Ｓｎ、又はそれらの合金など、銅を含み得る。金属基板１２０は、約０．１ｍｍ（３．９４ミル（ｍｉｌｓ））～０．３ｍｍ（１１．８１ミル）の厚みとし得る。また、上述のように、金属ダイ取り付け層１２１は、２０～１００μｍの厚みなど、１０～２５０μｍの厚みとし得る。図３は、例示のパッケージ化された半導体デバイス３００の断面図であり、パッケージ化された半導体デバイス３００は、例示の態様に従って、電気めっきされた金属ダイ取り付け層１２１によって金属基板上に直接取り付けられたＢＳＭ層１８１を備える半導体ダイ１８０を有し、９０度の屈曲部でないリード屈曲部の一例としてガルウィングリードｌ２６ａを有する。
記載された態様の利点には、室温でダイ取り付けを行う能力、半導体ダイから金属基板への高い熱放散、並びに、銅を含む場合など、電気めっきされた金属ダイ取り付け層の高い延性に起因する強い機械的ダイ支持が含まれる。また、銀で充填されるエポキシ樹脂と比べて、低コストのダイ取り付け解決策が提供される。
記載された実施例は、種々の異なったパッケージ化された半導体集積回路（ＩＣ）デバイス及び関連製品を形成するために、種々のアッセンブリフローに統合され得る。アッセンブリには、単一半導体ダイ、又は、複数の積層半導体ダイを含むＰｏＰ構成などの多重半導体ダイが含まれ得る。様々なパッケージ基板が用いられ得る。半導体ダイは、障壁層、誘電体層、デバイス構造、能動要素、並びに、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む受動要素を含む、その中の種々の要素及び／又はその上の層を含み得る。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む、種々のプロセスから形成され得る。
本記載に関係する当業者であれば、特許請求の範囲内で多くの他の実施例及び実施例の変形が可能であり、本記載の範囲から逸脱することなく、記載された実施例にさらなる追加、削除、置換、及び変形を行うことができることが理解されるであろう。

Claims (21)

  1. パッケージ化半導体装置をつくる方法であって、
    中央開口部と前記中央開口部の周りの複数の隆起トレースとを有する金属基板を提供することであって、前記隆起トレースが誘電体ベース層と前記誘電体ベース層上の金属層とを含む、前記金属基板を提供することと、
    裏側金属（ＢＳＭ）層を有する半導体ダイを頂部側を上にして前記中央開口部の頂部部分上に搭載することと、
    前記中央開口部の底部を充填するダイ取り付けを提供するために前記ＢＳＭ層と前記中央開口部の境界を区切る前記金属基板の壁との間に直接的に単一金属層を形成することと、
    前記複数の隆起トレースの金属層に接するリードを形成することであって、前記リードが少なくとも１つの屈曲部と前記金属基板を超えて延在する末端部とを含む、前記リードを形成することと、
    前記複数の隆起トレースと前記半導体ダイ上のボンドパッドとの間にボンドワイヤを取り付けることと、
    を含む、方法。
  2. 請求項１に記載の方法であって、
    前記誘電体ベース層がポリイミドを含む、方法。
  3. 請求項１に記載の方法であって、
    前記金属基板と前記単一金属層とがすべて銅を含む、方法。
  4. 請求項１に記載の方法であって、
    前記単一金属層が２０μｍから１００μｍの厚さである、方法。
  5. 請求項１に記載の方法であって、
    前記金属基板が０．１ｍｍから０．３ｍｍの厚さである、方法。
  6. 請求項１に記載の方法であって、
    前記単一金属層が電気めっきされた金属層である、方法。
  7. パッケージ化半導体装置をつくる方法であって、
    中央開口部と前記中央開口部の周りの複数の隆起トレースとを有する銅含有基板を提供することであって、前記隆起トレースが誘電体ベース層と前記誘電体ベース層上の金属層とを含む、前記銅含有基板を提供することと、
    頂部側を上にして裏側金属（ＢＳＭ）層を有する半導体ダイを前記中央開口部の頂部部分に搭載することと、
    前記中央開口部の底部を充填するダイ取り付けを提供するために前記ＢＳＭ層と前記中央開口部の境界を区切る前記銅含有基板の壁との間に直接的に単一銅層を形成することと、
    前記複数の隆起トレースの金属層に接するリードを形成することであって、前記リードが少なくとも１つの屈曲部と前記銅含有基板を超えて延在する末端部とを含む、前記リードを形成することと、
    前記複数の隆起トレースと前記半導体ダイ上のボンドパッドとの間にボンドワイヤを取り付けることと、
    前記半導体ダイをモールド化合物で覆うことと、
    を含む、方法。
  8. 請求項７に記載の方法であって、
    前記単一銅層が２０μｍから１００μｍの厚さである、方法。
  9. 半導体ダイ取り付けの方法であって、
    凹部を有する誘電体カバーと中央スルーホール開口部と前記中央スルーホール開口部の周りの複数の隆起トレースとを含む金属基板とを提供することであって、前記中央スルーホール開口部が前記誘電体カバーの凹部と調和する位置の外側リングを有し、前記隆起トレースが前記金属基板上の誘電体ベース層と前記誘電体ベース層上の金属層とを含む、前記誘電体カバーと金属基板とを提供することと、
    前記外側リング上に載るように頂部側を上にして半導体ダイを前記中央スルーホール開口部に挿入することであって、前記半導体ダイが裏側金属（ＢＳＭ）層を有する、前記半導体ダイを挿入することと、
    スタックを形成するために前記誘電体カバーを前記半導体ダイの上に置くことと、
    前記誘電体カバーと前記金属基板との間の周辺に沿って密封することと、
    溶液容器内の金属電気めっき溶液に前記スタックを浸漬することであって、前記金属基板が電源の負側端子に接続され、前記金属基板から間隔を開けられた電気的導電性構造が前記電源の正側端子に接続される、前記スタックを浸漬することと、
    ダイ取り付けを提供するために前記ＢＳＭ層と前記中央スルーホール開口部の境界を区切る前記金属基板の壁との間の容積を充填するように電気めっきされる単一金属層を堆積するように電気めっきすることと、
    を含む、方法。
  10. 請求項９に記載の方法であって、
    前記金属電気めっき溶液が銅電気めっき溶液を含む、方法。
  11. 請求項９に記載の方法であって、
    前記誘電体ベース層がポリイミドを含む、方法。
  12. 請求項９に記載の方法であって、
    前記金属基板と前記単一金属層の全てが銅を含む、方法。
  13. 請求項９に記載の方法であって、
    前記金属基板が複数の金属基板を含む基板シートの一部であり、
    前記方法が、
    前記複数の隆起トレースと前記半導体ダイ上のボンドパッドとの間にボンドワイヤを置くことと、
    前記置くことの後に、第１のパッケージ化半導体装置前駆体を含む複数のパッケージ化半導体装置前駆体を形成するために前記基板シートを個片化することと、
    前記複数の隆起トレースの金属層に接するリードを付加することであって、前記リードが少なくとも１つの屈曲部と前記金属基板を超えて延在する末端部とを含む、前記リードを付加することと、
    第１のパッケージ化半導体装置を形成するために封止を付加するモールド化合物を形成するようにモールドすることと、
    を更に含む、方法。
  14. 請求項９に記載の方法であって、
    前記電気めっきされた単一金属層が２０μｍから１００μｍの厚さである、方法。
  15. 請求項９に記載の方法であって、
    前記誘電体カバーがプラスチックを含む、方法。
  16. 請求項９に記載の方法であって、
    前記電気めっきすることが、１５℃から３０℃の温度で実行される、方法。
  17. 請求項９に記載の方法であって、
    前記密封することが、前記誘電体カバーと前記金属基板との間の周辺に沿ってテープを置くことを含む、方法。
  18. 請求項９に記載の方法であって、
    前記電気めっきすることが直流電気めっきすることを含む、方法。
  19. 請求項９に記載の方法であって、
    前記電気めっきすることがパルス状に電気めっきすることを含む、方法。
  20. 半導体ダイ取り付けの方法であって、
    凹部の第１の繰り返しパターンを有する誘電体カバーと前記第１の繰り返しパターンに調和する位置を有する第２の繰り返しパターンを有する金属基板とを提供することであって、前記第２の繰り返しパターンが前記凹部に調和する位置の外側リングを有する中央スルーホール開口部と前記中央スルーホール開口部の周りの複数の隆起トレースとを含み、前記隆起トレースが前記金属基板上の誘電体ベース層と前記誘電体ベース層上の金属層とを含む、前記誘電体カバーと金属基板とを提供することと、
    前記外側リング上に載るように頂部側を上にして裏側金属（ＢＳＭ）層を有する半導体ダイを前記複数の中央スルーホール開口部のそれぞれの開口部に挿入することと、
    複数のスタックを形成するために前記半導体ダイの上に前記誘電体カバーを置くことと、
    ダイ取り付けを提供するために前記ＢＳＭ層と前記中央スルーホール開口部の境界を区切る前記金属基板の壁との間の容積を充填するように電気めっきされる単一金属層を堆積するように電気めっきすることと、
    を含む、方法。
  21. 半導体ダイ取り付けの方法であって、
    外側リングを有する複数のスルーホール開口部と前記スルーホール開口部の周りの複数の隆起トレースとを有する金属基板を提供することであって、前記隆起トレースが前記金属基板上の誘電体ベース層と前記誘電体ベース層上の金属層とを含む、前記金属基板を提供することと、
    前記外側リング上に載るように頂部側を上にして裏側金属（ＢＳＭ）層を有する半導体ダイを前記複数のスルーホール開口部のそれぞれの開口部に挿入することと、
    ダイ取り付けを提供するために前記ＢＳＭ層と前記スルーホール開口部の境界を区切る前記金属基板の壁との間の容積を充填するように電気メッキされる単一金属層を堆積するように電気めっきすることと、
    を含む、方法。
JP2023113367A 2018-07-03 2023-07-10 電気めっきされたダイ取り付けを備える半導体デバイス Active JP7586972B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/026,371 US10607931B2 (en) 2018-07-03 2018-07-03 Semiconductor device with electroplated die attach
US16/026,371 2018-07-03
JP2021500044A JP7323101B2 (ja) 2018-07-03 2019-07-02 電気めっきされたダイ取り付けを備える半導体デバイス
PCT/US2019/040243 WO2020010046A1 (en) 2018-07-03 2019-07-02 Semiconductor device with electroplated die attach

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021500044A Division JP7323101B2 (ja) 2018-07-03 2019-07-02 電気めっきされたダイ取り付けを備える半導体デバイス

Publications (2)

Publication Number Publication Date
JP2023126980A JP2023126980A (ja) 2023-09-12
JP7586972B2 true JP7586972B2 (ja) 2024-11-19

Family

ID=69060558

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021500044A Active JP7323101B2 (ja) 2018-07-03 2019-07-02 電気めっきされたダイ取り付けを備える半導体デバイス
JP2023113367A Active JP7586972B2 (ja) 2018-07-03 2023-07-10 電気めっきされたダイ取り付けを備える半導体デバイス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021500044A Active JP7323101B2 (ja) 2018-07-03 2019-07-02 電気めっきされたダイ取り付けを備える半導体デバイス

Country Status (5)

Country Link
US (2) US10607931B2 (ja)
JP (2) JP7323101B2 (ja)
KR (2) KR102764139B1 (ja)
CN (1) CN112640066B (ja)
WO (1) WO2020010046A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832991B1 (en) 2019-05-07 2020-11-10 Texas Instruments Incorporated Leadless packaged device with metal die attach
CN116830260A (zh) * 2021-02-12 2023-09-29 日本发条株式会社 电路基板以及制造方法
US11387863B1 (en) 2021-04-05 2022-07-12 Rockwell Collins, Inc. Cognitively adaptable front-end with FPNA enabled integrated network executive

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002249891A (ja) 2000-12-20 2002-09-06 Learonal Japan Inc 電解銅めっき液および電解銅めっき液の管理方法
JP2012094643A (ja) 2010-10-26 2012-05-17 Phoeton Corp 半導体装置及びその製造方法
US20150243591A1 (en) 2014-02-26 2015-08-27 Infineon Technologies Ag Semiconductor Device with Plated Lead Frame, and Method for Manufacturing Thereof
WO2015174198A1 (ja) 2014-05-13 2015-11-19 三菱電機株式会社 半導体装置とその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2622862B2 (ja) * 1988-08-24 1997-06-25 イビデン株式会社 リード付電子部品搭載用基板
JPH05166971A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US6221693B1 (en) 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
US6277672B1 (en) 1999-09-03 2001-08-21 Thin Film Module, Inc. BGA package for high density cavity-up wire bond device connections using a metal panel, thin film and build up multilayer technology
KR100716871B1 (ko) 2001-04-11 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US6753600B1 (en) 2003-01-28 2004-06-22 Thin Film Module, Inc. Structure of a substrate for a high density semiconductor package
JP4439459B2 (ja) * 2005-10-31 2010-03-24 三洋電機株式会社 半導体装置
US9107815B2 (en) 2008-02-22 2015-08-18 Allergan, Inc. Sustained release poloxamer containing pharmaceutical compositions
US7972905B2 (en) 2009-04-16 2011-07-05 Texas Instruments Incorporated Packaged electronic device having metal comprising self-healing die attach material
JP5293469B2 (ja) * 2009-07-13 2013-09-18 大日本印刷株式会社 半導体装置用複合配線部材および樹脂封止型半導体装置
US20120199980A1 (en) 2011-02-07 2012-08-09 Globalfoundries Inc. Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US20120199960A1 (en) * 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
US20130175704A1 (en) 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
JP6330658B2 (ja) * 2012-03-22 2018-05-30 住友ベークライト株式会社 半導体装置
US8994190B2 (en) 2012-05-22 2015-03-31 Freescale Semiconductor, Inc. Low-temperature flip chip die attach
JP6457206B2 (ja) 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US9276140B1 (en) * 2014-09-16 2016-03-01 Amazon Technologies, Inc. Imager module with interposer chip

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002249891A (ja) 2000-12-20 2002-09-06 Learonal Japan Inc 電解銅めっき液および電解銅めっき液の管理方法
JP2012094643A (ja) 2010-10-26 2012-05-17 Phoeton Corp 半導体装置及びその製造方法
US20150243591A1 (en) 2014-02-26 2015-08-27 Infineon Technologies Ag Semiconductor Device with Plated Lead Frame, and Method for Manufacturing Thereof
WO2015174198A1 (ja) 2014-05-13 2015-11-19 三菱電機株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
KR20210045983A (ko) 2021-04-27
CN112640066B (zh) 2025-09-19
KR20250021393A (ko) 2025-02-12
CN112640066A (zh) 2021-04-09
JP7323101B2 (ja) 2023-08-08
US20200185318A1 (en) 2020-06-11
US10714417B2 (en) 2020-07-14
US20200013709A1 (en) 2020-01-09
WO2020010046A1 (en) 2020-01-09
KR102764139B1 (ko) 2025-02-10
JP2021530111A (ja) 2021-11-04
JP2023126980A (ja) 2023-09-12
US10607931B2 (en) 2020-03-31

Similar Documents

Publication Publication Date Title
JP7586972B2 (ja) 電気めっきされたダイ取り付けを備える半導体デバイス
US6350633B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US7256479B2 (en) Method to manufacture a universal footprint for a package with exposed chip
US6562709B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6562657B1 (en) Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6660626B1 (en) Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
WO2010052973A1 (ja) 半導体装置及びその製造方法
US7626262B2 (en) Electrically conductive connection, electronic component and method for their production
US20240373548A1 (en) Pre-Plating of Solder Layer on Solderable Elements for Diffusion Soldering
EP3442018B1 (en) Side-solderable leadless package
CN113574641B (zh) 具有高导热性管芯附接的多芯片封装
CN111696956B (zh) 用于半导体封装件的Cu表面上的多孔Cu
US11282770B2 (en) Leadless packaged device with metal die attach
US11908776B2 (en) Semiconductor device with metal die attach to substrate with multi-size cavity
US10832993B1 (en) Packaged multichip device with stacked die having a metal die attach
US20240120247A1 (en) Method of Manufacturing a Semiconductor Package, Such Semiconductor Package as well as an Electronic System Comprising a PCB Element and at Least Such Semiconductor Package
JP2004158737A (ja) 配線板の製造方法
JP2006245553A (ja) 半導体パッケージ及び半導体パッケージの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230731

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20230731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240723

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241107

R150 Certificate of patent or registration of utility model

Ref document number: 7586972

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150