JP7575639B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置に関する。
ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。
ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子（以下「二次元電子ガス」と称する）によるチャネルが形成される。この二次元電子ガスのチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。
これらのＩＩＩ族窒化物半導体装置において特性を高めるためには、ゲート寸法（以下、Ｌｇで表す）を微細化することが有効である。そして、Ｌｇの微細化にあたってはフィールドプレートを用いた電界緩和と寄生容量の低減との両立が重要である。
図１９は、従来技術のゲート電極１４０ｘの構成を示す断面図である。具体的には、図１９は、特許文献１に記載のＩＩＩ族窒化物からなる半導体装置１００ｘ内のゲート電極１４０ｘ付近の構成を示している。
特許文献１に記載された半導体装置１００ｘでは、図１９に示すように、ＧａＮ層１０３ｘと、ＡｌＧａＮ層１０４ｘとが順に設けられており、ヘテロ構造によりＧａＮ層１０３ｘ側に二次元電子ガス１１０ｘが発生する。ＡｌＧａＮ層１０４ｘの上に絶縁層１３０ｘが設けられ、絶縁層１３０ｘには、ＡｌＧａＮ層１０４ｘが露出するように開口部１３０Ａｘが設けられている。開口部１３０Ａｘには、絶縁層１３０ｘの側面に接するようにドレイン電極側の第１サイドウォール１３３ｄｘとソース電極側の第２サイドウォール１３３ｓｘとが設けられている。なお、図１９には示されていないが、ドレイン電極は、ゲート電極１４０ｘよりもＸ軸の正側に配置されており、ソース電極は、ゲート電極１４０ｘよりもＸ軸の負側に配置されている。ドレイン電極およびソース電極はそれぞれ、二次元電子ガス１１０ｘにオーミック接続されている。ゲート電極１４０ｘは、絶縁層１３０ｘの上と開口部１３０Ａｘとを覆うように、いわゆる断面形状がＴ字状（Ｔ型ゲート構造）になるように設けられている。特許文献１では、Ｔ型ゲート構造により、Ｌｇを約０．１μｍから約０．３μｍまで縮小できると記載されている。
米国特許出願公開第２０１２／０１１９２６０号明細書
上記特許文献１に記載された構成によれば、Ｔ型のゲート電極１４０ｘとＡｌＧａＮ層１０４ｘとの間に挟まれた絶縁層１３０ｘによって、ゲート電極１４０ｘとドレイン電極と間の寄生容量を低減できうる。その一方で、図１９に示した構成では、電界緩和が不十分である。具体的には、Ｔ型のゲート電極１４０ｘでは、ゲート電極１４０ｘの、絶縁層１３０ｘ上に張り出した部分のドレイン電極側の端部に、高い電界が局所的に集中しやすい。このように、電界緩和と寄生容量の低減とを両立することができない、という第１の問題がある。
また、Ｔ型のゲート電極１４０ｘでは、絶縁層１３０ｘならびにサイドウォール１３３ｄｘおよび１３３ｓｘの直下方向では、二次元電子ガス１１０ｘの電子密度が高くなるので、オン抵抗を低抵抗化しうる。その一方で、図１９に示した構成では、オフ特性が低下する。具体的には、トランジスタのオフ時には、ゲート電極１４０ｘの直下方向に生じる電界が弱くなるため、空乏層が広がりにくくなってソース－ドレイン間のオフリーク電流が発生しやすくなる。このように、オン抵抗の低抵抗化とオフ特性の向上とを両立することができない、という第２の問題がある。
そこで、本開示は、（ｉ）電界緩和と寄生容量の低減との両立、または、（ｉｉ）オン抵抗の低抵抗化とオフ特性の向上との両立、の少なくとも一方を実現できる半導体装置を提供することを目的とする。
上記目的を達成するために、本開示に係る半導体装置の一態様は、基板と、前記基板の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層の上方に設けられた、前記チャネル層よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層と、前記バリア層の上方に、前記基板の平面視における第１方向において、互いに間隔を空けて設けられたソース電極およびドレイン電極と、前記第１方向において、前記ソース電極と前記ドレイン電極との間で、各々に対して間隔を空けて設けられたゲート電極と、前記ゲート電極と前記ソース電極および前記ドレイン電極との間で、前記バリア層の上方に設けられた絶縁層と、を備え、前記絶縁層は、最下層にシリコン窒化物からなる第１絶縁層と、前記第１絶縁層の上方にシリコン酸化物からなる第２絶縁層と、を含み、前記ゲート電極は、前記バリア層とショットキー接合した接合部と、前記第１方向において、前記接合部よりも前記ソース電極側および前記ドレイン電極側の各々に張り出した張り出し部と、を含み、前記絶縁層は、前記基板の主面に直交する第２方向における前記張り出し部と前記バリア層との間で、前記接合部と前記ドレイン電極との間の前記絶縁層の前記接合部側端に設けられた第１サイドウォールと、前記接合部と前記ソース電極との間の前記絶縁層の前記接合部側端に設けられた第２サイドウォールと、を含み、前記張り出し部は、前記平面視における前記第１サイドウォールの前記接合部側端である第１位置から、前記第１サイドウォールの前記ドレイン電極側端である第２位置までの区間の第１電界プレートと、前記平面視における前記第２位置から、前記張り出し部の前記ドレイン電極側端である第３位置までの区間の第２電界プレートと、を含み、前記第２電界プレートと前記バリア層との間には、積層された前記第１絶縁層と前記第２絶縁層とが設けられ、前記第１方向および前記第２方向の各々に平行で、かつ、前記接合部を通る断面において、前記第１サイドウォールの上面の前記第１位置における接線は、前記主面に対する第１仰角の傾きを有し、前記第１電界プレートの下面最高位置は、前記第１位置から見て、前記主面に対する第２仰角の傾きを有し、前記第２電界プレートの下面最低位置の前記ドレイン電極側端は、前記第１位置から見て、前記主面に対する第３仰角の傾きを有し、前記第２仰角は、前記第３仰角より大きく、前記第２電界プレートの下面は、前記ゲート電極から前記ドレイン電極への方向で、前記バリア層との間隔が単調増加する傾斜面を含む。
また、本開示に係る半導体装置の別の一態様は、基板と、前記基板の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層の上方に設けられた、前記チャネル層よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層と、前記バリア層の上方に、前記基板の平面視における第１方向において、互いに間隔を空けて設けられたソース電極およびドレイン電極と、前記第１方向において、前記ソース電極と前記ドレイン電極との間で、各々に対して間隔を空けて設けられたゲート電極と、前記ゲート電極と前記ソース電極および前記ドレイン電極との間で、前記バリア層の上方に設けられた絶縁層と、を備え、前記絶縁層は、最下層にシリコン窒化物からなる第１絶縁層と、前記第１絶縁層の上方にシリコン酸化物からなる第２絶縁層と、を含み、前記ゲート電極は、前記バリア層とショットキー接合した接合部と、前記第１方向において、前記接合部よりも前記ソース電極側および前記ドレイン電極側の各々に張り出した張り出し部と、を含み、前記絶縁層は、前記基板の主面に直交する第２方向における前記張り出し部と前記バリア層との間で、前記接合部と前記ドレイン電極との間の前記絶縁層の前記接合部側端に設けられた第１サイドウォールと、前記接合部と前記ソース電極との間の前記絶縁層の前記接合部側端に設けられた第２サイドウォールと、を含み、前記張り出し部は、前記平面視における前記第１サイドウォールの前記接合部側端である第１位置から、前記第１サイドウォールの前記ドレイン電極側端である第２位置までの区間の第１電界プレートと、前記平面視における前記第２位置から、前記張り出し部の前記ドレイン電極側端である第３位置までの区間の第２電界プレートと、を含み、前記第２電界プレートと前記バリア層との間には、積層された前記第１絶縁層と前記第２絶縁層とが設けられ、前記第１方向および前記第２方向の各々に平行で、かつ、前記接合部を通る断面において、前記第１サイドウォールの上面の前記第１位置における接線は、前記主面に対する第１仰角の傾きを有し、前記第１電界プレートの下面最高位置は、前記第１位置から見て、前記主面に対する第２仰角の傾きを有し、前記第２電界プレートの下面最低位置の前記ドレイン電極側端は、前記第１位置から見て、前記主面に対する第３仰角の傾きを有し、前記第１サイドウォールの上面最高位置は、前記第２サイドウォールの上面最高位置より下方に位置する。
本開示に係る半導体装置によると、（ｉ）電界緩和と寄生容量低減との両立、または、（ｉｉ）オン抵抗の低抵抗化とオフ特性の向上との両立、の少なくとも一方が実現できる。
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。 図２は、実施の形態１に係る半導体装置のゲート電極の構成を拡大して示す断面図である。 図３は、実施の形態１に係る半導体装置のゲート電極の、ドレイン電極側の張り出し部の下面の形状を説明するための拡大断面図である。 図４Ａは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｂは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｃは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｄは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｅは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｆは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図４Ｇは、実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。 図５は、実施の形態１の変形例１に係る半導体装置のゲート電極の構成を示す断面図である。 図６は、実施の形態１の変形例１に係る半導体装置のゲート電極の、ドレイン電極側の張り出し部の下面の形状を説明するための拡大断面図である。 図７は、実施の形態１の変形例２に係る半導体装置のゲート電極の構成を示す断面図である。 図８は、実施の形態１の変形例２に係る半導体装置のゲート電極の、ドレイン電極側の張り出し部の下面の形状を説明するための拡大断面図である。 図９は、実施の形態１の変形例３に係る半導体装置のゲート電極の下面の形状とソースフィールドプレートとの位置関係を説明するための拡大断面図である。 図１０は、実施の形態２に係る半導体装置のゲート電極の構成を示す断面図である。 図１１は、実施の形態２に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１２は、実施の形態２に係る半導体装置のゲート電極の、ドレイン電極側の張り出し部の下面の形状を説明するための拡大断面図である。 図１３Ａは、実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。 図１３Ｂは、実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。 図１３Ｃは、実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。 図１３Ｄは、実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。 図１３Ｅは、実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。 図１４は、実施の形態２の変形例１に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１５は、実施の形態２の変形例２に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１６は、実施の形態２の変形例３に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１７は、実施の形態２の変形例４に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１８は、実施の形態２の変形例５に係る半導体装置のサイドウォールの形状を説明するための拡大断面図である。 図１９は、従来技術のゲート電極の構成を示す断面図である。
以下、本開示の一態様に係る半導体装置等の具体的な実施の形態について、図面を参照しながら説明する。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
また、本明細書において、半導体装置の構成における「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、三次元直交座標系の三軸を示している。各実施の形態では、半導体装置が有する基板が含む主面（上面）に平行な二軸をＸ軸およびＹ軸とし、この主面に直交する方向をＺ軸方向としている。具体的には、ソース電極、ゲート電極およびドレイン電極がこの順で並ぶ方向、すなわち、いわゆるゲート長方向をＸ軸方向としている。Ｘ軸方向は、第１方向の一例である。また、Ｚ軸方向は、第２方向の一例である。以下で説明する実施の形態において、Ｚ軸正方向を「上方」と記載し、Ｚ軸負方向を「下方」と記載する場合がある。また、本明細書において「平面視」とは、特に断りのない限り、半導体装置が有する基板の主面（上面）をＺ軸正方向から見たときのことをいう。
また、本明細書において、ＩＩＩ族窒化物半導体とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物半導体の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物半導体には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無く、ＩＩＩ族窒化物半導体をＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物半導体は、Ａｌ、Ｉｎ、ＧａおよびＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。
また、ＩＩＩ族窒化物半導体からなる層、および、ＩＩＩ族窒化物半導体によって構成される層とは、当該層が実質的にＩＩＩ族窒化物半導体のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔ％以下の割合で含まれていてもよい。
また、本明細書において、窒化物半導体（層）のＩＩＩ族元素の組成比（組成率）とは、窒化物半導体に含まれる複数のＩＩＩ族元素のうちの、対象となるＩＩＩ族元素の原子数の比を表している。例えば、窒化物半導体層がＡｌａＩｎｂＧａｃＮ（ａ＋ｂ＋ｃ＝１、ａ≧０、ｂ≧０、ｃ≧０）からなる場合、当該窒化物半導体層のＡｌ組成比は、ａ／（ａ＋ｂ＋ｃ）で表すことができる。同様に、Ｉｎ組成比、Ｇａ組成比はそれぞれ、ｂ／（ａ＋ｂ＋ｃ）、ｃ／（ａ＋ｂ＋ｃ）で表される。
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
（実施の形態１）
まず、実施の形態１に係る半導体装置について、図１～図３を用いて説明する。
図１は、実施の形態１に係る半導体装置１００の構成を示す断面図である。図２は、実施の形態１に係る半導体装置１００のゲート電極１４０の構成を拡大して示す断面図である。図３は、実施の形態１に係る半導体装置１００のゲート電極１４０の、ドレイン電極１２２側の張り出し部１４２ｄの下面１４４ａの形状を説明するための拡大断面図である。なお、図１～図３はいずれも、ソース電極１２１とドレイン電極１２２とが並ぶ方向（Ｘ軸方向）で、かつ、基板１０１の主面に直交し、かつ、ゲート電極１４０とバリア層１０４とがショットキー接合する接合部１４１を通る断面（ＸＺ断面）を表している。図４Ａ以降の他の断面図についても同様である。
本実施の形態では、半導体装置１００がショットキー接合ゲート構造を備えた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。
図１に示すように、半導体装置１００は、基板１０１と、バッファ層１０２と、チャネル層１０３と、バリア層１０４と、二次元電子ガス１１０と、ソース電極１２１と、ドレイン電極１２２と、ソースフィールドプレート１２３と、Ｔ型のゲート電極１４０と、絶縁層１３０と、第４絶縁層１３４と、を備える。絶縁層１３０は、第１絶縁層１３１と、第２絶縁層１３２と、第１サイドウォール１３３ｄと、第２サイドウォール１３３ｓと、を含む。
基板１０１は、例えば、Ｓｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。
バッファ層１０２は、基板１０１の上方に設けられている。例えば、バッファ層１０２は、基板１０１の上面に接触して設けられている。バッファ層１０２は、例えば、ＩＩＩ族窒化物半導体からなる層である。一例として、バッファ層１０２は、厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなる。バッファ層１０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層または複数層によって構成されていてもよい。バッファ層１０２は設けられていなくてもよい。
チャネル層１０３は、基板１０１の上方に設けられている。例えば、チャネル層１０３は、バッファ層１０２の上面に接触して設けられている。チャネル層１０３は、ＩＩＩ族窒化物半導体からなる層である。チャネル層１０３は、例えば、厚さ２００ｎｍのＧａＮによって構成される。なお、チャネル層１０３は、ＧａＮに限らず、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、チャネル層１０３には、ｎ型の不純物が含まれていてもよい。チャネル層１０３の厚さは、上述した例には限定されない。
バリア層１０４は、チャネル層１０３の上方に設けられている。例えば、バリア層１０４は、チャネル層１０３の上面に接触して設けられている。バリア層１０４は、チャネル層１０３よりバンドギャップが大きいＩＩＩ族窒化物半導体からなる層である。バリア層１０４は、例えば、厚さ２０ｎｍのＡｌ組成比が２５％のＡｌＧａＮによって構成される。バリア層１０４とチャネル層１０３とのヘテロ界面のチャネル層１０３側には、高濃度の二次元電子ガス１１０が発生する。二次元電子ガス１１０は、トランジスタのチャネルとして利用される。
なお、バリア層１０４は、ＡｌＧａＮに限らず、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、バリア層１０４には、ｎ型の不純物が含まれていてもよい。バリア層１０４の厚さおよびＡｌ組成比は、上述した例には限定されない。
なお、バリア層１０４上には、キャップ層として例えばＧａＮからなる厚さが約１ｎｍ以上約２ｎｍ以下のキャップ層が設けられてもよい。また、チャネル層１０３とバリア層１０４との間に、スペーサ層として、例えば、ＡｌＮからなる厚さ約１ｎｍのスペーサ層が設けられてもよい。このように、チャネル層１０３とバリア層１０４とは接触していなくてもよい。
ソース電極１２１とドレイン電極１２２とは、バリア層１０４の上方に互いに間隔を空けて設けられている。具体的には、ソース電極１２１とドレイン電極１２２とは、間にゲート電極１４０を挟んで対向するように設けられている。
ソース電極１２１とドレイン電極１２２とは、導電性材料を用いて形成される。例えば、ソース電極１２１とドレイン電極１２２とは、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。なお、ソース電極１２１とドレイン電極１２２とは、Ｔｉ膜とＡｌ膜との積層構造に限らず、スパッタにより成膜された遷移金属、遷移金属の窒化物または炭化物であってもよい。具体的には、ソース電極１２１とドレイン電極１２２は、Ｔａ、Ｈｆ、Ｗ、Ｎｉ、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＨｆＣ、Ａｕ、Ｃｕ等でもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。
また、ソース電極１２１とドレイン電極１２２とは、二次元電子ガス１１０と電気的にオーミック接続されている。
なお、ソース電極１２１とドレイン電極１２２との少なくとも一方の下方には、バリア層１０４および／またはチャネル層１０３の一部を除去したリセス部、または、Ｓｉなどのドナーを含んだｎ型の不純物を含んだコンタクト層が設けられてもよい。ｎ型の不純物を含んだコンタクト層は、例えば、プラズマ処理、イオン注入および再成長等により形成してもよい。
絶縁層１３０は、ゲート電極１４０とソース電極１２１およびドレイン電極１２２との間で、バリア層１０４の上方に設けられている。図１に示すように、絶縁層１３０は、第１絶縁層１３１と、第２絶縁層１３２と、第１サイドウォール１３３ｄと、第２サイドウォール１３３ｓと、を含む。
第１絶縁層１３１は、絶縁層１３０内の最下層に位置する層である。第１絶縁層１３１は、バリア層１０４の上方に設けられている。例えば、第１絶縁層１３１は、バリア層１０４の上面に接触して設けられている。第１絶縁層１３１は、シリコン窒化物からなる層である。例えば、第１絶縁層１３１は、厚さが５０ｎｍのＳｉ３Ｎ４によって構成される。また、図１に示すように、第１絶縁層１３１には、ソース電極１２１とドレイン電極１２２とを設ける領域に、第１絶縁層１３１を貫通してバリア層１０４に到達する第１開口部１３１Ａが設けられている。
また、第１絶縁層１３１は、例えば、Ｓｉ３Ｎ４のＨ含有量が少ないストイキオメトリーであってもよい。これにより、電子のトラップを低減して、かつ、第２絶縁層１３２をウェットエッチングにより選択的に除去できる。なお、第１絶縁層１３１は、Ｓｉ３Ｎ４に限らずストイキオメトリーでなくてもよく、ストイキオメトリーと比べてＳｉ組成率が大きくても、Ｎ組成率が大きくてもかまわない。また、第１絶縁層１３１は、単層でなく複数層であってもよい。複数層の第１絶縁層１３１では、最下層にはＳｉ３Ｎ４を用いて上層はウェットエッチングのエッチレートを制御するため、ストイキオメトリーと比べてＳｉ組成率が大きくてもよく、あるいは、Ｎ組成率が大きいＳｉＮであってもよい。また、第１絶縁層１３１は、炭素を含んだＳｉＣＮであってもよい。
第２絶縁層１３２は、第１絶縁層１３１の上方に設けられている。具体的には、第２絶縁層１３２は、第１絶縁層１３１と、ソース電極１２１と、ドレイン電極１２２との各々の上面に接触して設けられている。第２絶縁層１３２は、シリコン酸化物からなる層である。例えば、第２絶縁層１３２は、厚さが５０ｎｍのＳｉＯ２によって構成される。なお、第２絶縁層１３２は、ＳｉＯ２に限らず、第１絶縁層１３１と比べて誘電率が低ければよい。また、第１絶縁層１３１に対して第２絶縁層１３２を選択的に除去できればよい。具体的には、第２絶縁層１３２は、ＳｉＮに酸素を含んだＳｉＯＮであってもよいし、Ｌｏｗ－ｋ膜でＳｉＯＣ、ＳｉＯＣＨまたは有機膜であってもよい。
また、図１に示すように、ソース電極１２１とドレイン電極１２２との間には、第１絶縁層１３１と第２絶縁層１３２とを貫通してバリア層１０４に到達する第２開口部１３２Ａが設けられている。第２開口部１３２Ａは、例えば、幅が４００ｎｍに構成される。なお、第２開口部１３２Ａの幅は、１００ｎｍから６００ｎｍの範囲であってもかまわない。
第２開口部１３２Ａが設けられていることにより、図２に示すように、断面視では、第１絶縁層１３１および第２絶縁層１３２は、ドレイン電極１２２側の部分とソース電極１２１側の部分とに分けることができる。具体的には、第１絶縁層１３１は、ドレイン電極１２２側の第１絶縁層１３１ｄと、ソース電極１２１側の第１絶縁層１３１ｓと、を含んでいる。また、第２絶縁層１３２は、ドレイン電極１２２側の第２絶縁層１３２ｄと、ソース電極１２１側の第２絶縁層１３２ｓと、を含んでいる。本実施の形態では、ドレイン電極１２２側の第１絶縁層１３１ｄおよび第２絶縁層１３２ｄの上面形状が、ソース電極１２１側の第１絶縁層１３１ｓおよび第２絶縁層１３２ｓの上面形状とは異なっている。具体的な形状の差異については後で説明する。
なお、第１絶縁層１３１ｓと第１絶縁層１３１ｄとでは、厚さおよび層の組成が同じであるが、これに限定されず、厚さおよび組成の少なくとも一方が異なっていてもよい。例えば、第１絶縁層１３１ｓの厚さは、第１絶縁層１３１ｄの厚さより厚くてもよい。第２絶縁層１３２ｓと第２絶縁層１３２ｄとも、厚さおよび層の組成が同じであるが、これに限定されず、厚さおよび組成の少なくとも一方が異なっていてもよい。
以下の説明では、第１絶縁層１３１ｓと第１絶縁層１３１ｄとに共通する事項を説明する場合には、第１絶縁層１３１として説明を行う。第２絶縁層１３２ｓと第２絶縁層１３２ｄとについても同様である。
図２に示すように、第１サイドウォール１３３ｄおよび第２サイドウォール１３３ｓは、バリア層１０４とゲート電極１４０の張り出し部１４２ｄおよび１４２ｓとの間に設けられている。具体的には、第１サイドウォール１３３ｄおよび第２サイドウォール１３３ｓは、第２開口部１３２Ａ内に設けられている。より具体的には、第１サイドウォール１３３ｄは、ゲート電極１４０の接合部１４１とドレイン電極１２２との間の絶縁層１３０の、接合部１４１側の端部に設けられている。第２サイドウォール１３３ｓは、接合部１４１とソース電極１２１との間の絶縁層１３０の、接合部１４１側の端部に設けられている。つまり、第１サイドウォール１３３ｄは、第１絶縁層１３１ｄの、接合部１４１側の側面に接するように設けられている。第２サイドウォール１３３ｓは、第１絶縁層１３１ｓおよび第２絶縁層１３２ｓの各々の、接合部１４１側の側面に接するように設けられている。
第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとは、例えば、幅が１００ｎｍのＳｉＮによって構成される。ここで、ＳｉＮは一般的に引張応力を有する。第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとが設けられていることにより、第２開口部１３２Ａの開口部分を実質的に狭めることができ、例えば、バリア層１０４が露出している幅は２００ｎｍとなる。なお、第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとの幅は、２０ｎｍから２００ｎｍとして任意の幅としてもかまわない。なお、第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとは、幅（Ｘ軸方向の長さ）が異なっていてもよい。
なお、第１サイドウォール１３３ｄは、高誘電体材料を用いて形成されてもよい。これにより、ゲート電極１４０とバリア層１０４とが接する部分（接合部１４１）のドレイン電極１２２側端の電界をさらに低減することができる。また、第２サイドウォール１３３ｓは、低誘電体材料を用いて形成されてもよい。これみより、ゲート電極１４０とソース電極１２１との間の寄生容量（ゲート－ソース間容量Ｃｇｓ）を低減できる。
図１に示すように、ゲート電極１４０は、ソース電極１２１とドレイン電極１２２との間で、各々に対して間隔を空けて設けられている。ゲート電極１４０は、いわゆるＴ型ゲート構造を有する。具体的には、ゲート電極１４０は、第２開口部１３２Ａを覆うように、第２開口部１３２Ａの底面に露出したバリア層１０４と、第１絶縁層１３１および第２絶縁層１３２の一部の上とに設けられている。
図２に示すように、ゲート電極１４０は、バリア層１０４とショットキー接合した接合部１４１を含む。本実施の形態では、接合部１４１は、ゲート電極１４０とバリア層１０４とが接触する接触面である。接合部１４１は、平面視において、第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとの間の部分に相当する。接合部１４１のＸ軸方向の長さが、いわゆるゲート長Ｌｇに相当する。第１サイドウォール１３３ｄと第２サイドウォール１３３ｓとによってゲート長Ｌｇを短くすることができる。
また、ゲート電極１４０は、基板１０１の主面に対して平面視で見たとき、接合部１４１よりもソース電極１２１側およびドレイン電極１２２側の各々に張り出した張り出し部を含む。具体的には、図２に示すように、ゲート電極１４０は、基板１０１の平面視で接合部１４１よりもソース電極１２１側に張り出した張り出し部１４２ｓと、基板１０１の平面視で接合部１４１よりもドレイン電極１２２側に張り出した張り出し部１４２ｄと、を含む。張り出し部１４２ｄおよび１４２ｓは、Ｔ型ゲート構造の腕部（Ｔ字の横棒部分）に相当し、接合部１４１は、Ｔ型ゲート構造の足裏部（Ｔ字の縦棒の下端）に相当する。張り出し部１４２ｄおよび１４２ｓは、絶縁層１３０の上方に位置しており、バリア層１０４には接触していない。
本実施の形態では、図２および図３に示すように、ドレイン電極１２２側の張り出し部１４２ｄの下面が平坦ではない。断面視において、張り出し部１４２ｄの下面は、三次関数的に変化している。張り出し部１４２ｄの下面の具体的な形状については、後で説明する。
ゲート電極１４０は、導電性材料を用いて形成される。ゲート電極１４０は、例えば、ＴｉＮ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜である。例えば、ＴｉＮ膜の厚さが５０ｎｍ、Ａｌ膜の厚さが５００ｎｍであるが、これに限らない。なお、ゲート電極１４０は、ＴｉＮ膜とＡｌ膜との積層構造に限らず、スパッタにより成膜された遷移金属の窒化物または炭化物であってもよい。具体的には、ゲート電極１４０は、Ｎｉ、ＴｉＮ、ＷＮ、ＨｆＮ、ＴｉＣ、ＷＣ、ＨｆＣ、Ｗ、Ａｕ、Ｃｕ等でもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。
第４絶縁層１３４は、第２絶縁層１３２と、ゲート電極１４０との上方に設けられている。第４絶縁層１３４は、例えば、厚さが１５０ｎｍのＳｉＮによって構成される。なお、第４絶縁層１３４は、ＳｉＮに限らず、ＳｉＯ２、ＳｉＣＮでもよい。また、第４絶縁層１３４を構成するＳｉＮは、Ｓｉ組成率またはＮ組成率を変えてストレスを制御してもかまわない。
ソースフィールドプレート１２３は、ゲート電極１４０の上方に設けられ、ソース電極１２１と同電位設定されたソース電界プレートである。具体的には、ソースフィールドプレート１２３は、第４絶縁層１３４の上方に設けられている。ソースフィールドプレート１２３は、平面視において、その少なくとも一部がゲート電極１４０とドレイン電極１２２との間に位置するように設けられる。図１に示す例では、ソースフィールドプレート１２３は、平面視で一部がゲート電極１４０に重なるように配置される。ソースフィールドプレート１２３は、ゲート電極１４０およびドレイン電極１２２とは電気的に絶縁されており、ソース電極１２１に印加される電位（ソース電位）に設定される。ソースフィールドプレート１２３が設けられることによって、ゲート電極１４０に集中する電界を緩和することができる。
ソースフィールドプレート１２３は、導電性材料を用いて形成される。ソースフィールドプレート１２３は、例えば、ＴｉＮ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜構成である。例えば、ＴｉＮ膜の厚さが５０ｎｍ、Ａｌ膜の厚さが５００ｎｍであるが、これに限らない。なお、ソースフィールドプレート１２３は、ＴｉＮ膜とＡｌ膜との積層構造に限らず、スパッタにより成膜された遷移金属の窒化物または炭化物であってもよい。具体的には、ソースフィールドプレート１２３は、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ａｕ、Ｃｕ等でもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。
次に、図２および図３を用いて、ゲート電極１４０と、ドレイン電極１２２側の第１絶縁層１３１ｄおよび第２絶縁層１３２ｄとの詳細な構造を説明する。図２および図３に示すように、ゲート電極１４０のドレイン電極１２２側への張り出し部１４２ｄは、第１ゲートフィールドプレート１４３と、第２ゲートフィールドプレート１４４と、を備えている。
第１ゲートフィールドプレート１４３は、第１電界プレートの一例であり、基板１０１の平面視における第１サイドウォール１３３ｄの接合部１４１側端である第１位置から、第１サイドウォール１３３ｄのドレイン電極１２２側端である第２位置までの区間である。なお、第１位置は、ゲート電極１４０とバリア層１０４とが接する部分（接合部１４１）の、ドレイン電極１２２側端の位置でもある。第１ゲートフィールドプレート１４３は、張り出し部１４２ｄのうち、第１サイドウォール１３３ｄの直上方向に位置する部分、すなわち、平面視で第１サイドウォール１３３ｄと重なる区間の部分である。
図２に示すように、第１ゲートフィールドプレート１４３の下面１４３ａは、第１サイドウォール１３３ｄの上面１３３ｄａと接触している。なお、第１サイドウォール１３３ｄの上面１３３ｄａは、上方に向かって凸になるように湾曲している。第１ゲートフィールドプレート１４３の下面１４３ａは、上面１３３ｄａに沿って湾曲している。下面１４３ａは、Ｘ軸の正方向に向かって、バリア層１０４との間隔が単調増加するように傾斜（湾曲）している。なお、上面１３３ｄａおよび下面１４３ａは、傾斜した平面であってもよく、階段状に形成されていてもよい。第２サイドウォール１３３ｓの上面１３３ｓａについても同様に、湾曲面ではなく、傾斜した平面であってもよく、階段状に形成されていてもよい。
第２ゲートフィールドプレート１４４は、第２電界プレートの一例であり、基板１０１の平面視における上記第２位置から、張り出し部１４２ｄのドレイン電極１２２側端である第３位置までの区間である。第２ゲートフィールドプレート１４４は、張り出し部１４２ｄのうち、第１絶縁層１３１の直上方向に位置する部分、すなわち、平面視で第１絶縁層１３１と重なる区間の部分である。本実施の形態では、第２ゲートフィールドプレート１４４とバリア層１０４との間に、積層された第１絶縁層１３１ｄと第２絶縁層１３２ｄとが設けられている。
図２に示すように、第２ゲートフィールドプレート１４４の下面１４４ａは、平坦面１４４ｂと、傾斜面１４４ｃと、平坦面１４４ｄと、を含む。なお、下面１４４ａは、平坦面１４４ｂおよび１４４ｄの少なくとも一方を含んでいなくてもよい。
平坦面１４４ｂは、基板１０１の主面に平行な平面（ＸＹ平面）であり、第１絶縁層１３１ｄの表面に接触している。本実施の形態では、平坦面１４４ｂは、第１絶縁層１３１ｄと第２絶縁層１３２ｄとの界面よりも下方に位置しているが、これに限らない。平坦面１４４ｂは、第１絶縁層１３１ｄと第２絶縁層１３２ｄとの界面と面一であってもよい。
傾斜面１４４ｃは、Ｘ軸の正方向に向かって、バリア層１０４との間隔が単調増加する面である。傾斜面１４４ｃは、第２絶縁層１３２ｄのソース電極１２１側の端面と、第１絶縁層１３１ｄの凹部の側壁と、に接触している。傾斜面１４４ｃは、基板１０１の主面に対して傾斜した平面である。傾斜面１４４ｃは、上方または下方に凸の湾曲面であってもよい。傾斜面１４４ｃの傾斜角（ＸＹ平面に対してなす角度）は、特に限定されないが、例えば４５度±５度の範囲内である。
平坦面１４４ｄは、基板１０１の主面に平行な平面（ＸＹ平面）であり、第２絶縁層１３２ｄの上面に接触している。
上述した形状の下面１４４ａは、ゲート電極１４０の接合部１４１のドレイン電極１２２側端の位置Ｐ１から見たときの仰角によって定義することができる。以下では、図３を用いて、第１仰角θ１～第５仰角θ５と、各仰角を定義するための仮想線ＶＬ１～ＶＬ５および位置Ｐ１～Ｐ５について説明する。
第１仰角θ１～第５仰角θ５はそれぞれ、図３に示す断面視において、所定の位置（点）から別の所定の位置（点）または所定の方向を見たときの、基板１０１の主面（ＸＹ平面）に対する仰角である。具体的には、第１仰角θ１～第５仰角θ５はそれぞれ、図３に示す仮想線ＶＬ１～ＶＬ５の各々と、基板１０１の主面（ＸＹ平面）とがなす角度（＜９０°）で表される。
図３に示すように、仮想線ＶＬ１は、第１サイドウォール１３３ｄの上面１３３ｄａの位置Ｐ１における接線である。仮想線ＶＬ２は、位置Ｐ１と位置Ｐ２とを結ぶ直線である。仮想線ＶＬ３は、位置Ｐ１と位置Ｐ３とを結ぶ直線である。仮想線ＶＬ４は、位置Ｐ１と位置Ｐ４とを結ぶ直線である。仮想線ＶＬ５は、位置Ｐ３と位置Ｐ４とを結ぶ直線である。
位置Ｐ１は、第１サイドウォール１３３ｄの接合部１４１側端である。具体的には、位置Ｐ１は、第１位置の一例であり、接合部１４１のドレイン電極１２２側端でもある。
位置Ｐ２は、第１ゲートフィールドプレート１４３の下面１４３ａの最高位置である。具体的には、位置Ｐ２は、第１サイドウォール１３３ｄの上面１３３ｄａの最高位置でもある。
位置Ｐ３は、第２ゲートフィールドプレート１４４の下面１４４ａ（図２参照）の最低位置のドレイン電極１２２側端である。具体的には、位置Ｐ３は、平坦面１４４ｂのドレイン電極１２２側端である。本実施の形態では、位置Ｐ３は、傾斜面１４４ｃの下端でもある。
位置Ｐ４は、第２ゲートフィールドプレート１４４の下面１４４ａ（図２参照）の最高位置のドレイン電極１２２側端である。具体的には、位置Ｐ４は、平坦面１４４ｄのドレイン電極１２２側端である。
位置Ｐ５は、傾斜面１４４ｃの上端である。本実施の形態では、位置Ｐ５は、第２ゲートフィールドプレート１４４の下面１４４ａ（図２参照）の最高位置の接合部１４１側端でもある。
本実施の形態では、第２仰角θ２は、第３仰角θ３より大きい。これにより、図１９に示した従来の構成と比べて、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）は、第１サイドウォール１３３ｄの最高位置（位置Ｐ２）より下方になる。また、ゲート電極１４０のドレイン電極１２２側の張り出し部１４２ｄの下面には、Ｘ軸方向のドレイン電極１２２側へ向かって単調増加する傾斜面１４４ｃが含まれる。
これにより、ゲート電極１４０とバリア層１０４とが接する部分（接合部１４１）のドレイン電極１２２側端（位置Ｐ１）への局所的な電界集中を、位置Ｐ４だけでなく、位置Ｐ３および傾斜面１４４ｃにも分散させることができる。このため、電界緩和を実現できる。
また、第２ゲートフィールドプレート１４４の下面の最低位置（Ｐ３）は、第１サイドウォール１３３ｄの上面１３３ｄａの最高位置（Ｐ２）より下方であることにより、トランジスタのオフ時には、ゲート電極１４０の下方のドレイン電極１２２側に空乏層が広がりやすくなる。このため、ゲート電極１４０とドレイン電極１２２との間にかかる印加電圧が低電圧時のとき、二次元電子ガス１１０の位置は、従来の技術と比べてドレイン電極１２２側に、すなわち、ゲート電極１４０から離れて位置する。これにより、二次元電子ガス１１０とゲート電極１４０との対向する面積が小さくなる。さらに、第２仰角θ２が第３仰角θ３より大きいと、二次元電子ガス１１０と第１ゲートフィールドプレート１４３との距離を延ばせるため、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）が低減できる。
このように、本実施の形態に係る半導体装置１００によれば、電界強度の低減と寄生容量の低減との両立を実現することができる。
なお、図２に示すように、ソース電極１２１側の張り出し部１４２ｓは、第２サイドウォール１３３ｓよりソース電極１２１側の部分において、第１サイドウォール１３３ｄの最高位置（位置Ｐ２）より下方に位置しない。このようにすることで、ゲート電極１４０とソース電極１２１との寄生容量の上昇を抑制できる。
また、図３に示すように、第５仰角θ５は、第２仰角θ２より小さい。このように、第５仰角θ５を小さくすると、位置Ｐ３から位置Ｐ４にかけての傾斜を緩やかにすることができる。このため、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端部（位置Ｐ３）の電界を緩和して電界の起伏を低減できる。
また、第１絶縁層１３１ｄおよび第２絶縁層１３２ｓの少なくとも一方は、ソース電極１２１側の第１絶縁層１３１ｓおよび第２絶縁層１３２ｓの膜厚と比べて、薄くてもよい。このようにすることで、ゲート電極１４０の接合部１４１とバリア層１０４とが接するドレイン電極１２２側端部（位置Ｐ１）への局所的な電界集中を分散させることで電界強度をさらに低減できる。
以上のように、本実施の形態に係る半導体装置１００は、基板１０１と、基板１０１の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層１０３と、チャネル層１０３の上方に設けられた、チャネル層１０３よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層１０４と、バリア層１０４の上方に、基板１０１の主面におけるＸ軸方向において、互いに間隔を空けて設けられたソース電極１２１およびドレイン電極１２２と、Ｘ軸方向において、ソース電極１２１とドレイン電極１２２との間で、各々に対して間隔を空けて設けられたゲート電極１４０と、ゲート電極１４０とソース電極１２１およびドレイン電極１２２との間で、バリア層１０４の上方に設けられた絶縁層１３０と、を備える。絶縁層１３０は、最下層にシリコン窒化物からなる第１絶縁層１３１と、第１絶縁層１３１の上方にシリコン酸化物からなる第２絶縁層１３２と、を含む。ゲート電極１４０は、バリア層１０４とショットキー接合した接合部１４１と、Ｘ軸方向において、接合部１４１よりもソース電極１２１側およびドレイン電極１２２側の各々に張り出した張り出し部１４２ｓおよび１４２ｄと、を含む。絶縁層１３０は、基板１０１の主面に直交するＺ軸方向における張り出し部１４２ｄとバリア層１０４との間で、接合部１４１とドレイン電極１２２との間の絶縁層１３０の接合部１４１側端（接合部１４１側の端部）に設けられた第１サイドウォール１３３ｄと、接合部１４１とソース電極１２１との間の絶縁層１３０の接合部１４１側端（接合部１４１側の端部）に設けられた第２サイドウォール１３３ｓと、を含む。張り出し部１４２ｄは、平面視における第１サイドウォール１３３ｄの接合部１４１側端である第１位置から、第１サイドウォール１３３ｄのドレイン電極１２２側端である第２位置までの区間の第１ゲートフィールドプレート１４３と、平面視における第２位置から、張り出し部１４２ｄのドレイン電極１２２側端である第３位置までの区間の第２ゲートフィールドプレート１４４と、を含む。第２ゲートフィールドプレート１４４とバリア層１０４との間には、積層された第１絶縁層１３１ｄと第２絶縁層１３２ｄとが設けられる。Ｘ軸方向およびＺ軸方向の各々に平行で、かつ、接合部１４１を通る断面（ＸＺ断面）において、第１サイドウォール１３３ｄの上面１３３ｄａの第１位置（位置Ｐ１）における接線（仮想線ＶＬ１）は、主面に対する第１仰角θ１の傾きを有し、第１ゲートフィールドプレート１４３の下面１４３ａの最高位置（位置Ｐ２）は、第１位置から見て、基板１０１の主面に対する第２仰角θ２の傾きを有し、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端（位置Ｐ３）は、第１位置から見て、基板１０１の主面に対する第３仰角θ３の傾きを有する。第２仰角θ２は、第３仰角θ３より大きい。第２ゲートフィールドプレート１４４の下面１４４ａは、ゲート電極１４０からドレイン電極１２２への方向で、バリア層１０４との間隔が単調増加する傾斜面１４４ｃを含む。
これにより、チャネル層１０３内にはバリア層１０４との界面近傍に二次元電子ガス１１０が発生するので、発生した二次元電子ガス１１０をチャネルとして利用したトランジスタを実現することができる。また、ゲート電極１４０が接合部１４１と張り出し部１４２ｄとを含むことにより、ゲート長（Ｌｇ）の微細化と、張り出し部１４２ｄによる電界緩和とを実現しやすくなる。
また、半導体装置１００では、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）は、第１ゲートフィールドプレート１４３の下面１４３ａの最高位置（位置Ｐ２）より下方に位置している。また、第２ゲートフィールドプレート１４４の下面１４４ａは、単調増加する傾斜面１４４ｃを含んでいる。
これらにより、電界を、第２ゲートフィールドプレート１４４のドレイン電極１２２側端（位置Ｐ４）、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）および傾斜面１４４ｃへ分散させることができ、電界集中を緩和することができる。
また、第２仰角θ２が第３仰角θ３より大きいので、第１サイドウォール１３３ｄが厚くなる。これにより、二次元電子ガス１１０とゲート電極１４０の張り出し部１４２ｄとの距離を長く確保しやすくなるので、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
また、上記構成では、第２ゲートフィールドプレート１４４とバリア層１０４との間に第１絶縁層１３１ｄと第２絶縁層１３２ｄとの積層膜が設けられている。第２絶縁層１３２ｄは、第１絶縁層１３１ｄを構成するシリコン窒化膜よりも比誘電率が低いシリコン酸化膜からなるので、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。このように、上記構成によれば、電界緩和と寄生容量の低減とを両立させることができる。
また、シリコン窒化膜からなる第１絶縁層１３１、第１サイドウォール１３３ｄおよび第２サイドウォール１３３ｓは、バリア層１０４の窒素欠損を補填し、界面準位を低減することができる。このため、ゲート電極１４０とドレイン電極１２２との間のオフリーク電流を低減することができる。
また、例えば、半導体装置１００では、第２サイドウォール１３３ｓよりソース電極１２１側の張り出し部１４２ｓは、第１サイドウォール１３３ｄの上面１３３ｄａの最高位置（位置Ｐ２）より下方に位置しない。
これにより、ソース電極１２１側の二次元電子ガス１１０とゲート電極１４０の張り出し部１４２ｓとの距離を確保することができるので、寄生容量（ゲート－ソース間容量Ｃｇｓ）を低減することができる。
また、例えば、半導体装置１００では、図３に示す断面において、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端（位置Ｐ３）から、第２ゲートフィールドプレート１４４の下面１４４ａの最高位置のドレイン電極１２２側端（位置Ｐ４）を見たときの、基板１０１の主面に対する仰角を第５仰角θ５とした場合、第５仰角θ５は、第２仰角θ２より小さい。
これにより、位置Ｐ３から位置Ｐ４にかけての傾斜を緩やかにすることができる。このため、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端部（位置Ｐ３）の電界を緩和して電界の起伏を低減できる。
また、本変形例に係る半導体装置１００では、第２ゲートフィールドプレート１４４の下面１４４ａが含む傾斜面は、基板１０１の主面に対する傾斜角が４５度±５度の範囲内である少なくとも１つの傾斜面１４４ｃを含む。
これにより、例えばウェットエッチングのような等方的なエッチング方法により、絶縁層１３０の上面形状を容易に形成することができる。ゲート電極１４０の張り出し部１４２ｄの下面形状は、絶縁層１３０の上面形状に沿った形状になるので、ゲート電極１４０の製造ばらつきが低減されて信頼性の高いデバイスを実現することができる。
なお、本実施の形態において、平坦面１４４ｂおよび平坦面１４４ｄの少なくとも一方は、傾斜していてもよい。傾斜は、Ｘ軸の正方向に向かって、バリア層１０４との間隔が増加する傾斜であってもよく、減少する傾斜であってもよい。また、傾斜は、平坦であってもよく、湾曲していてもよい。
［製造方法］
以下、図４Ａ～図４Ｇを参照しながら、本実施の形態に係る半導体装置１００の製造方法を説明する。
図４Ａ～図４Ｇは、それぞれ、本実施の形態に係る半導体装置１００の製造方法の各工程を説明するための断面図である。図４Ａ～図４Ｇはそれぞれ、製造途上における半導体装置１００の断面構成を示している。なお、図４Ｅおよび図４Ｆにはそれぞれ、第１サイドウォール１３３ｄの近傍部分の拡大図も表している。
また、図４Ａ～図４Ｄには、各図間での位置の対応関係を分かりやすくするため、バリア層１０４の上面からＺ軸方向に延びる３本の線Ｌ１～Ｌ３を二点鎖線で示している。線Ｌ１は、第１サイドウォール２３３ｄのドレイン電極１２２側端の位置を表している。線Ｌ２は、第２サイドウォール１３３ｓのソース電極１２１側端の位置を表している。線Ｌ３は、接合部１４１の中心位置を表している。
まず、図４Ａに示すように、Ｓｉからなる基板１０１の上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、厚さが２００ｎｍでＧａＮからなるチャネル層１０３と、厚さが２０ｎｍでＡｌ組成比２５％のＡｌＧａＮからなるバリア層１０４とが＋ｃ面方向（＜０００１＞方向）に順次エピタキシャル成長されて、形成される。この結果、バリア層１０４とチャネル層１０３とのヘテロ界面のチャネル層１０３側には、高濃度の二次元電子ガス１１０が発生し、二次元電子ガス１１０のチャネルが形成される。
次に、図４Ｂに示すように、第１絶縁層１３１と、ソース電極１２１およびドレイン電極１２２と、第２絶縁層１３２と、を形成する。具体的には、まず、厚さが５０ｎｍのＳｉ３Ｎ４からなる第１絶縁層１３１が減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。さらに、レジストが塗布された後に、リソグラフィー法により当該レジストがパターニングされることで、ソース電極１２１およびドレイン電極１２２を形成する領域以外にマスクが形成される。
次に、ドライエッチング法が用いられて、バリア層１０４が露出するように第１絶縁層１３１に第１開口部１３１Ａが形成された後にマスクおよびポリマーを除去する。なお、本実施の形態では、ドライエッチング法が用いられているが、ウェットエッチング法が用いられて第１絶縁層１３１に第１開口部１３１Ａが形成されてもよい。
次に、蒸着によりＴｉ膜およびＡｌ膜が順に堆積された後、リフトオフ法によりソース電極１２１とドレイン電極１２２とが形成される。次に、熱処理が施されることで、二次元電子ガス１１０と、ソース電極１２１およびドレイン電極１２２の各々とが電気的にオーミック接続される。なお、スパッタ法によりＴｉ膜およびＡｌ膜が順に堆積した後に、リソグラフィー法およびドライエッチング法が順に適用されることにより、ソース電極１２１とドレイン電極１２２とが形成されてもよい。
次に、第２絶縁層１３２は、第１絶縁層１３１と、ソース電極１２１およびドレイン電極１２２との上に形成される。第２絶縁層１３２は、厚さが５０ｎｍのＳｉＯ２がプラズマＣＶＤによって堆積することによって、形成される。
次に、図４Ｃに示すように、第２開口部１３２Ａと、第３絶縁層１３３とを形成する。具体的には、まず、レジストが塗布された後に、リソグラフィー法により当該レジストがパターニングされて、第２開口部１３２Ａを形成する領域以外にマスクが形成される。次に、ドライエッチング法が用いられて、バリア層１０４が露出するように第１絶縁層１３１および第２絶縁層１３２に第２開口部１３２Ａを形成する。第２開口部１３２Ａが形成された後に、マスクおよびポリマーを除去する。
次に、厚さが１００ｎｍのＳｉＮからなる第３絶縁層１３３がプラズマＣＶＤ法により堆積される。第３絶縁層１３３は、第２開口部１３２Ａを埋めるように設けられる。
次に、図４Ｄに示すように、ドライエッチング法が用いられて第３絶縁層１３３をエッチバックする。これにより、バリア層１０４が露出するように第１サイドウォール１３３ｄおよび第２サイドウォール１３３ｓが形成される。
次に、図４Ｅに示すように、レジストが塗布された後に、リソグラフィー法によりレジストがパターニングされてマスク（レジストパターン１５０）が形成される。マスクは、第１サイドウォール１３３ｄおよび第２サイドウォール１３３ｓを露出させるように形成される。図４Ｅに示す断面視で、レジストパターン１５０は、ドレイン電極１２２側のマスク部１５１と、ソース電極１２１側のマスク部１５２と、を含んでいる。
具体的には、平面視において、レジストパターン１５０のマスク部１５１の端部は、第１サイドウォール１３３ｄのドレイン電極１２２側の端部よりも、ドレイン電極１２２側に位置している。すなわち、マスク部１５１は、第２絶縁層１３２ｄのソース電極１２１側の端部およびその近傍を露出させるように配置される。図４Ｅに拡大して示すように、マスク部１５１のソース電極１２１側の端部と、第１サイドウォール１３３ｄのドレイン電極１２２側の端部との間の距離Ｄが０より大きい距離で確保されている。
一方で、レジストパターン１５０のマスク部１５２の端部は、第２サイドウォール１３３ｓのソース電極１２１側の端部よりも、ドレイン電極１２２側に位置している。すなわち、マスク部１５２は、第２絶縁層１３２ｓを完全に覆い、一部が第２サイドウォール１３３ｓを覆うように位置する。なお、本実施の形態では、マスク部１５２のドレイン電極１２２側の端部は、平面視において、第２サイドウォール１３３ｓのソース電極１２１側の端部と一致していてもよい。また、マスク部１５２の端部は、バリア層１０４の上になるように位置してもよい。
次に、図４Ｆに示すように、第２絶縁層１３２ｄの一部（具体的には、第１サイドウォール１３３ｄ側の端部の近傍部分）を除去する。具体的には、ウェットエッチング法が用いられて、ドレイン電極１２２側のマスク部１５１から露出した第２絶縁層１３２ｄの一部を選択的に除去した後に、レジストパターン１５０を除去する。例えば、室温のＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨｙｄｒｏＦｌｕｏｒｉｃ ａｃｉｄ）を用いて第２絶縁層１３２ｄの一部を選択的に除去する。なお、ＢＨＦの混合比は任意のものを用いてもよいし、ＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ ）を用いて第２絶縁層１３２ｄの一部を選択的に除去してもよい。ウェットエッチングは、第１サイドウォール１３３ｄとマスク部１５１との隙間から、等方的にエッチングが進行する。このため、図４Ｆに示すように、第２絶縁層１３２ｄのソース電極１２１側の端部は、斜めに傾斜した傾斜面になる。
なお、本実施の形態では、第１絶縁層１３１と第３絶縁層１３３とがＳｉＮで、第２絶縁層１３２はＳｉＯ２として選択的に第２絶縁層１３２をＢＨＦによるウェットエッチング法で除去しているが、この組み合わせに限らない。第２絶縁層１３２を選択的に除去できる組み合わせであれば、いかなる絶縁材料が用いられてもよい。また、ウェットエッチング法を用いているが、第１絶縁層１３１と第３絶縁層１３３とがＳｉＯ２で、第２絶縁層１３２はＳｉＮとしてケミカルドライエッチング法を用いてもよい。
次に、図４Ｇに示すように、ゲート電極１４０を形成する。具体的には、厚さが５０ｎｍのＴｉＮと、厚さが４５０ｎｍのＡｌとがスパッタ法により順に堆積される。その後、ゲート電極１４０が形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、ゲート電極１４０が形成された後にマスクおよびポリマーを除去する。
次に、厚さが１５０ｎｍのＳｉＮからなる第４絶縁層１３４がプラズマＣＶＤ法により堆積された後、厚さが５０ｎｍのＴｉＮと、厚さが４５０ｎｍのＡｌとがスパッタ法により順に堆積される。その後、ソースフィールドプレート１２３を形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、ソースフィールドプレート１２３が形成された後にマスクおよびポリマーを除去する。
以上の一連の工程を経ることで、図１に示した構造の半導体装置１００が完成する。
（実施の形態１の変形例）
続いて、実施の形態１の変形例について説明する。
以下に示す変形例では、実施の形態１と比較して、ゲート電極１４０のドレイン電極１２２側の張り出し部１４２ｄの下面の形状が相違する。実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
［変形例１］
まず、変形例１について、図５および図６を用いて説明する。
図５は、実施の形態１の変形例１に係る半導体装置１００Ａのゲート電極１４０の構成を示す断面図である。図６は、実施の形態１の変形例１に係る半導体装置１００Ａのゲート電極１４０の、ドレイン電極１２２側への張り出し部１４２ｄの下面１４４ａの形状を説明するための拡大断面図である。
図５に示すように、第２ゲートフィールドプレート１４４の下面１４４ａは、傾斜面１４４ｃと、平坦面１４４ｄと、を含む。下面１４４ａは、図２に示した平坦面１４４ｂを含んでいない。第２ゲートフィールドプレート１４４の下面１４４ａにおける最低位置（図６に示す位置Ｐ３）の下方に第２絶縁層１３２がある。本変形例では、第１サイドウォール１３３ｄは、第１絶縁層１３１ｄおよび第２絶縁層１３２ｄの各々の、接合部１４１側の側面に接するように設けられている。
図６に示すように、変形例１に係る半導体装置１００Ａでは、第３仰角θ３は、第４仰角θ４より大きい。このようにすることで、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端（位置Ｐ３）と二次元電子ガス１１０との距離を伸ばせるため、位置Ｐ３の電界強度が低減できる。また、ＳｉＯ２からなる第２絶縁層１３２は、ＳＩＮからなる第１絶縁層１３１と比べて誘電率が低いため、位置Ｐ３の電界強度が低減できるとともに、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
以上のように、本変形例に係る半導体装置１００Ａでは、図６に示す断面において、第１位置（位置Ｐ１）から、第２ゲートフィールドプレート１４４の下面１４４ａの最高位置のドレイン電極１２２側端（位置Ｐ４）を見たときの、基板１０１の主面に対する仰角を第４仰角θ４とした場合、第３仰角θ３は、第４仰角θ４より大きい。
これにより、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）と二次元電子ガス１１０との距離を長くすることができるので、位置Ｐ３への電界集中を緩和でき、かつ、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
また、本変形例に係る半導体装置１００Ａでは、第２絶縁層１３２ｄは、平面視で、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置に重なっている。
これにより、比誘電率が低いシリコン酸化膜からなる第２絶縁層１３２ｄが設けられていることで、位置Ｐ３への電界集中を緩和でき、かつ、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
なお、本変形例では、第２ゲートフィールドプレート１４４の下面１４４ａは、平坦面１４４ｄを含んでいなくてもよい。また、第２ゲートフィールドプレート１４４の下面１４４ａは、位置Ｐ３よりも第１サイドウォール１３３ｄ側に位置する平坦面を含んでもよい。例えば、下面１４４ａは、位置Ｐ３からＸ軸の負方向に沿って延びる平坦面が設けられていてもよい。当該平坦面は、図２に示した平坦面１４４ｂよりも上方に位置し、かつ、当該平坦面より下方には第２絶縁層１３２ｄの一部が設けられている。このため、電界集中の緩和と寄生容量の低減とを両立させることができる。
［変形例２］
次に、変形例２について、図７および図８を用いて説明する。
図７は、実施の形態１の変形例２に係る半導体装置１００Ｂのゲート電極１４０の構成を示す断面図である。図８は、実施の形態１の変形例２に係る半導体装置１００Ｂのゲート電極１４０の、ドレイン電極１２２側への張り出し部１４２ｄの下面１４４ａの形状を説明するための拡大断面図である。
図７に示すように、第２ゲートフィールドプレート１４４の下面１４４ａは、３つの平坦面１４４ｂ、１４４ｄおよび１４４ｆと、２つの傾斜面１４４ｃおよび１４４ｅと、を含んでいる。具体的には、Ｘ軸の正方向に向かって、平坦面１４４ｂ、傾斜面１４４ｅ、平坦面１４４ｆ、傾斜面１４４ｃおよび平坦面１４４ｄは、この順に並んでいる。平坦面１４４ｂは、平坦面１４４ｆより下方に位置し、平坦面１４４ｆは、平坦面１４４ｄより下方に位置している。すなわち、下面１４４ａは、階段状に設けられている。平坦面１４４ｂ、傾斜面１４４ｅおよび平坦面１４４ｆは、第１絶縁層１３１ｄに接触している。傾斜面１４４ｃおよび平坦面１４４ｄは、第２絶縁層１３２ｄに接触している。傾斜面１４４ｃおよび１４４ｅの各々の傾斜角は、同じであるが、異なっていてもよい。例えば、傾斜面１４４ｃおよび１４４ｅの各々の傾斜角は、４５度±５度の範囲内である。
図８に示すように、変形例２に係る半導体装置１００Ｂでは、第３仰角θ３は、第４仰角θ４より小さい。つまり、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端（位置Ｐ３）は、仮想線ＶＬ４よりも下方に位置する。これにより、位置Ｐ３と二次元電子ガス１１０との距離を縮めることができるため、ゲート電極１４０とバリア層１０４とが接するドレイン電極１２２側端（位置Ｐ１）の電界強度を低減できる。
また、ＳｉＮからなる第１絶縁層１３１ｄは、ＳｉＯ２からなる第２絶縁層１３２ｄと比べて誘電率が高い。このため、ゲート電極１４０とバリア層１０４とが接するドレイン電極１２２側端（位置Ｐ１）の電界強度をより低減できる。したがって、ゲート電極１４０の下方のドレイン電極１２２側に空乏層が広がりやすくなるため、ショートチャネル効果を抑制できる。
以上のように、本変形例に係る半導体装置１００Ｂでは、図８に示す断面において、第１位置（位置Ｐ１）から、第２ゲートフィールドプレート１４４の下面１４４ａの最高位置のドレイン電極１２２側端（位置Ｐ４）を見たときの、基板１０１の主面に対する仰角を第４仰角θ４とした場合、第４仰角θ４は、第３仰角θ３より大きい。
これにより、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）が二次元電子ガス１１０に近づくので、接合部１４１のドレイン電極１２２側端（位置Ｐ１）への電界集中を緩和することができる。
また、本変形例に係る半導体装置１００Ｂでは、第２ゲートフィールドプレート１４４の下面１４４ａは、第１絶縁層１３１ｄに接触する。
これにより、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）が二次元電子ガス１１０に近づくので、接合部１４１のドレイン電極１２２側端（位置Ｐ１）への電界集中を緩和することができる。また、ゲート電極１４０の下方のドレイン電極１２２側に空乏層が広がりやすくなり、ショートチャネル効果を抑制することができる。
［変形例３］
次に、変形例３について、図９を用いて説明する。
図９は、実施の形態１の変形例３に係る半導体装置１００Ｃのゲート電極１４０の下面の形状とソースフィールドプレート１２３との位置関係を説明するための拡大断面図である。
図９に示すように、変形例３に係る半導体装置１００Ｃでは、第３仰角θ３は、第４仰角θ４と等しい。そして、結果的に、第３仰角θ３は、第５仰角θ５に等しくなる。すなわち、仮想線ＶＬ３は、仮想線ＶＬ４およびＶＬ５の各々に一致する。この結果、第２ゲートフィールドプレート１４４の下面１４４ａは、位置Ｐ３から位置Ｐ４に向かって単調増加する傾斜面になる。
このようにすることで、ゲート電極１４０にかかる電界の局所集中がなくなり、電界を均一にできる。したがって、第３仰角θ３を小さくすることにより、電界強度を低減できる。
このとき、第５仰角θ５は、４５度±５度の範囲内であってもよい。本変形例では、第５仰角θ３は、傾斜面である下面１４４ａの傾斜角に一致する。上述したように、第２ゲートフィールドプレート１４４の下面１４４ａの形状は、第２絶縁層１３２ｄの部分的なエッチングによって形成される。この場合に、等方的なエッチング方法を利用することができるので、下面１４４ａの形状を容易に形成することができる。
また、図９では、ソースフィールドプレート１２３は、仮想線ＶＬ４より下方に突出しない。具体的には、ソースフィールドプレート１２３の表面は、仮想線ＶＬ４に接する。より具体的には、ソースフィールドプレート１２３の下面のドレイン電極１２２側端（位置Ｐ６）が仮想線ＶＬ４に接している。
このようにすることで、ソースフィールドプレート１２３のドレイン電極１２２側端（位置Ｐ６）の電界強度を低減することができる。また、ソースフィールドプレート１２３のドレイン電極１２２側端（位置Ｐ６）と、ゲート電極１４０のドレイン電極１２２側端部（位置Ｐ１、Ｐ３およびＰ４）との各々に加わる電界を均一にできる。
以上のように、本変形例に係る半導体装置１００Ｃでは、図９に示す断面において、第１位置（位置Ｐ１）から、第２ゲートフィールドプレート１４４の下面１４４ａの最高位置のドレイン電極１２２側端（位置Ｐ４）を見たときの、基板１０１の主面に対する仰角を第４仰角θ４とした場合、第４仰角θ４は、第３仰角θ３と等しい。
これにより、ゲート電極１４０に加わる電界の均一化を図ることができ、電界集中の緩和効果を高めることができる。
また、本変形例に係る半導体装置１００Ｃは、ゲート電極１４０の上方に設けられ、ソース電極１２１と同電位設定されたソースフィールドプレート１２３を備える。図９に示す断面において、ソースフィールドプレート１２３は、第１位置（位置Ｐ１）と第２ゲートフィールドプレート１４４の下面１４４ａの最高位置のドレイン電極１２２側端（位置Ｐ４）とを結ぶ仮想線ＶＬ４より下方に突出しない。
これにより、ゲート電極１４０に集中する電界をソースフィールドプレート１２３によって緩和することができる。また、仮想線ＶＬ４よりも下方にソースフィールドプレート１２３が突出しないので、ソースフィールドプレート１２３に対する局所的な電界集中を緩和することができる。これにより、寄生容量（ソース－ドレイン間容量Ｃｄｓ）を低減することができる。
また、本変形例に係る半導体装置１００Ｃでは、図９に示す断面において、ソースフィールドプレート１２３の表面は、仮想線ＶＬ４に接する。
これにより、ゲート電極１４０およびソースフィールドプレート１２３に加わる電界の均一化を図ることができ、電界集中の緩和効果を高めることができる。
（実施の形態２）
続いて、実施の形態２に係る半導体装置について説明する。
実施の形態２では、実施の形態１と比較して、ドレイン電極側のサイドウォールとソース電極側のサイドウォールとで、高さが異なる点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
図１０は、実施の形態２に係る半導体装置２００のゲート電極１４０の構成を拡大して示す断面図である。図１１は、実施の形態２に係る半導体装置２００のサイドウォールの形状を説明するための拡大断面図である。
図１０および図１１に示すように、本実施の形態に係る半導体装置２００では、実施の形態１に係る半導体装置１００と比較して、ドレイン電極１２２側の第１サイドウォール１３３ｄの代わりに、第１サイドウォール２３３ｄを備える点が相違する。
図１０および図１１に示すように、第１サイドウォール２３３ｄの上面２３３ｄａの最高位置は、第２サイドウォール１３３ｓの上面１３３ｓａの最高位置より下方に位置する。簡単に言えば、第１サイドウォール２３３ｄは、第２サイドウォール１３３ｓよりも背が低い（Ｚ軸方向に短い）。なお、第１サイドウォール２３３ｄは、第２サイドウォール１３３ｓと比べて幅が小さくてもよい。
図１１には、第１サイドウォール２３３ｄの上面２３３ｄａの最高位置を位置Ｐ２で表している。第１サイドウォール２３３ｄの高さは、バリア層１０４の上面と位置Ｐ２との距離であり、ＨＳＷｄで表される。第２サイドウォール１３３ｓの上面１３３ｓａの最高位置を位置Ｐ７で表している。第２サイドウォール１３３ｓの高さは、バリア層１０４の上面と位置Ｐ７との距離であり、ＨＳＷｓで表される。本実施の形態では、ＨＳＷｄ＜ＨＳＷｓの関係を満たしている。なお、本実施の形態では、「高さ」とは、特に断りのない限り、バリア層１０４の上面からのＺ軸方向への距離を表している。
また、図１１では、ドレイン電極１２２側の絶縁層１３０の厚さ、すなわち、第１絶縁層１３１ｄと第２絶縁層１３２ｄとの積層構造の厚さをＨＦＰｄで表している。厚さＨＦＰｄは、ゲート電極１４０のドレイン電極１２２側への張り出し部１４２ｄの下面の最高位置の高さに相当している。また、第１絶縁層１３１ｄの厚さをＨＩで表している。
また、ソース電極１２１側の絶縁層１３０の厚さ、すなわち、第１絶縁層１３１ｓと第２絶縁層１３２ｓとの積層構造の厚さをＨＦＰｓで表している。厚さＨＦＰｓは、ゲート電極１４０のソース電極１２１側への張り出し部１４２ｓの下面の最高位置の高さに相当している。
この場合において、ＨＳＷｓ＝ＨＦＰｄ＝ＨＦＰｓが成立している。これにより、ソース電極１２１側およびドレイン電極１２２側の各々において、張り出し部１４２ｄおよび１４２ｓの直下方向における二次元電子ガス１１０の電子密度を高めることができ、オン抵抗を低減することができる。
また、ＨＳＷｄ＜ＨＩが成立している。すなわち、第１サイドウォール２３３ｄの最高位置Ｐ２は、第１絶縁層１３１ｄと第２絶縁層１３２ｄとの界面よりも低い位置に位置している。具体的には、第１サイドウォール２３３ｄの最高位置Ｐ２は、第１絶縁層１３１ｄの上面（張り出し部１４２ｄの平坦面１４４ｂに接触する部分）と同じ高さになっている。このため、第１サイドウォール２３３ｄの上面２３３ｄａから第１絶縁層１３１ｄの上面が滑らかに連続する。これにより、ゲート電極１４０の張り出し部１４２ｄの下面は、第１ゲートフィールドプレート１４３の下面１４３ａと、第２ゲートフィールドプレート１４４の下面１４４ａ（具体的には、傾斜面１４４ｃ）とが滑らかに連続する。凹凸が減ることにより、ゲート電極１４０のカバレッジが向上し、デバイスの信頼性を高めることができる。
また、本実施の形態では、第２ゲートフィールドプレート１４４の下面１４４ａは、実施の形態１と同様に、Ｘ軸の正方向へ向かってバリア層１０４との間隔が単調増加する傾斜面１４４ｃを含んでいる。これにより、実施の形態１と同様に、電界集中を分散させることができ、電界強度を低減することができる。
以上のように、本実施の形態に係る半導体装置２００は、基板１０１と、基板１０１の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層１０３と、チャネル層１０３の上方に設けられた、チャネル層１０３よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層１０４と、バリア層１０４の上方に、基板１０１の主面におけるＸ軸方向において、互いに間隔を空けて設けられたソース電極１２１およびドレイン電極１２２と、Ｘ軸方向において、ソース電極１２１とドレイン電極１２２との間で、各々に対して間隔を空けて設けられたゲート電極１４０と、ゲート電極１４０とソース電極１２１およびドレイン電極１２２との間で、バリア層１０４の上方に設けられた絶縁層１３０と、を備える。絶縁層１３０は、最下層にシリコン窒化物からなる第１絶縁層１３１と、第１絶縁層１３１の上方にシリコン酸化物からなる第２絶縁層１３２と、を含む。ゲート電極１４０は、バリア層１０４とショットキー接合した接合部１４１と、Ｘ軸方向において、接合部１４１よりもソース電極１２１側およびドレイン電極１２２側の各々に張り出した張り出し部１４２ｓおよび１４２ｄと、を含む。絶縁層１３０は、基板１０１の主面に直交するＺ軸方向における張り出し部１４２ｄとバリア層１０４との間で、接合部１４１とドレイン電極１２２との間の絶縁層１３０の接合部１４１側端（接合部１４１側の端部）に設けられた第１サイドウォール２３３ｄと、接合部１４１とソース電極１２１との間の絶縁層１３０の接合部１４１側端（接合部１４１側の端部）に設けられた第２サイドウォール１３３ｓと、を含む。張り出し部１４２ｄは、平面視における第１サイドウォール２３３ｄの接合部１４１側端である第１位置から、第１サイドウォール２３３ｄのドレイン電極１２２側端である第２位置までの区間の第１ゲートフィールドプレート１４３と、平面視における第２位置から、張り出し部１４２ｄのドレイン電極１２２側端である第３位置までの区間の第２ゲートフィールドプレート１４４と、を含む。第２ゲートフィールドプレート１４４とバリア層１０４との間には、積層された第１絶縁層１３１ｄと第２絶縁層１３２ｄとが設けられる。Ｘ軸方向およびＺ軸方向の各々に平行で、かつ、接合部１４１を通る断面（ＸＺ断面）において、第１サイドウォール１３３ｄの上面１３３ｄａの第１位置（位置Ｐ１）における接線（仮想線ＶＬ１）は、主面に対する第１仰角θ１の傾きを有し、第１ゲートフィールドプレート１４３の下面１４３ａの最高位置（位置Ｐ２）は、第１位置から見て、基板１０１の主面に対する第２仰角θ２の傾きを有し、第２ゲートフィールドプレート１４４の下面１４４ａの最低位置のドレイン電極１２２側端（位置Ｐ３）は、第１位置から見て、基板１０１の主面に対する第３仰角θ３の傾きを有する。第１サイドウォール２３３ｄの上面２３３ｄａの最高位置（位置Ｐ２）は、第２サイドウォール１３３ｓの上面１３３ｄａの最高位置（位置Ｐ７）より下方に位置する。
これにより、チャネル層１０３内にはバリア層１０４との界面近傍に二次元電子ガス１１０が発生するので、発生した二次元電子ガス１１０をチャネルとして利用したトランジスタを実現することができる。また、ゲート電極１４０が接合部１４１と張り出し部１４２ｄとを含むことにより、ゲート長（Ｌｇ）の微細化と、張り出し部１４２ｄによる電界緩和とを実現しやすくなる。
また、半導体装置２００では、第１サイドウォール２３３ｄの高さが低くなるため、第１ゲートフィールドプレート１４３と二次元電子ガス１１０との距離が短くなる。そのため、トランジスタのオフ時に、チャネル層１０３内の空乏層が広がりやすくすることができ、ショートチャネル効果を抑制することができる。よって、ソース電極１２１とドレイン電極１２２との間のオフリーク電流を抑制することができるので、半導体装置２００のオフ特性を向上させることができる。
また、第２サイドウォール１３３ｓの高さが高いため、第２サイドウォール１３３ｓの下方の二次元電子ガス１１０の電子密度が高くなる。このため、ゲート電極１４０とソース電極１２１との間の寄生抵抗を低抵抗にできるので、オン抵抗を低抵抗化することができる。
このように、本実施の形態に係る半導体装置２００によれば、オン抵抗の低抵抗化とオフ特性の向上との両立を実現することができる。
また、本実施の形態に係る半導体装置２００では、第２ゲートフィールドプレート１４４の下面１４４ａは、ゲート電極１４０からドレイン電極１２２への方向で、バリア層１０４との間隔が単調増加する傾斜面１４４ｃを含む。
これにより、電界をゲート電極１４０のドレイン電極１２２側の端部および第２ゲートフィールドプレート１４４の下面１４４ａの最低位置（位置Ｐ３）へ分散させることができ、電界集中を緩和することができる。
ここで、図１２は、本実施の形態に係る半導体装置２００のゲート電極１４０の、ドレイン電極１２２側の張り出し部１４２ｄの下面１４４ａの形状を説明するための拡大断面図である。本実施の形態においても、図１２に示すように、第１仰角θ１～第５仰角θ５が定義される。第１仰角θ１～第５仰角θ５はそれぞれ、実施の形態１に係る半導体装置１００の場合と同じであり、仮想線ＶＬ１～ＶＬ５および位置Ｐ１～Ｐ５によって定義される。
図１２に示すように、第２仰角θ２は、第３仰角θ３より大きい。また、第２仰角θ２は、第５仰角θ５より大きい。第３仰角θ３は、第４仰角θ４より大きい。これらにより、実施の形態１の場合と同様に、電界緩和と寄生容量の低減とを実現することができる。
なお、後述する変形例の場合では、第２仰角θ２は、第３仰角θ３より小さくなる場合（図１５の半導体装置２００Ｂ）がある。また、図には示していないが、第２仰角θ２は、第３仰角θ３に等しくてもよい。また、第３仰角θ３は、第４仰角θ４より小さくてもよい。また、第３仰角θ３と第４仰角θ４と第５仰角θ５とは等しくてもよい。このように、本実施の形態においても、実施の形態１およびその変形例において説明した各仰角に関わる変形例を適用することができる。
［製造方法］
以下、図１３Ａ～図１３Ｅを参照しながら、本実施の形態に係る半導体装置２００の製造方法を説明する。
図１３Ａ～図１３Ｅは、それぞれ、本実施の形態に係る半導体装置２００の製造方法の各構成を説明するための断面図である。図１３Ａ～図１３Ｅはそれぞれ、製造途上における半導体装置２００の断面構成を示している。なお、各図に示されている、バリア層１０４の上面からＺ軸方向に延びる３本の線Ｌ１～Ｌ３はそれぞれ、図４Ａに示した線Ｌ１～Ｌ３と同じである。
まず、第２絶縁層１３２を形成するまでの工程は、実施の形態１と同様である。すなわち、図４Ａおよび図４Ｂを用いて説明した処理によって、基板１０１の上方に、バッファ層１０２、チャネル層１０３、バリア層１０４、第１絶縁層１３１、ソース電極１２１、ドレイン電極１２２および第２絶縁層１３２が形成される。
次に、図１３Ａに示すように、所定の領域が開口したレジストパターン２５０を形成する。具体的には、レジストが塗布された後に、リソグラフィー法によりレジストがパターニングされて、第３開口部１３２Ｂ（図１３Ｂを参照）を形成する領域以外にマスク（レジストパターン２５０）が形成される。レジストパターン２５０に設けられる開口は、例えば、線Ｌ１と線Ｌ３との間の範囲を除去することで形成される。
次に、図１３Ｂに示すように、ウェットエッチング法が用いられて第２絶縁層１３２を選択的に除去することで、第３開口部１３２Ｂが形成された後にマスク（レジストパターン２５０）を除去する。例えば、室温のＢＨＦを用いて第２絶縁層１３２の一部を選択的に除去する。なお、ＢＨＦの混合比は任意のものを用いてもよいし、ＤＨＦを用いて第２絶縁層１３２を選択的に除去してもよい。
なお、本実施の形態では、第１絶縁層１３１がＳｉＮで、第２絶縁層１３２はＳｉＯ２として選択的に第２絶縁層１３２をＢＨＦによるウェットエッチング法で除去しているが、この組み合わせに限らない。第２絶縁層１３２を選択的に除去できる組み合わせであればよい。ウェットエッチング法を用いているが、第１絶縁層１３１がＳｉＯ２で、第２絶縁層１３２はＳｉＮとしてケミカルドライエッチング法を用いてもよい。
次に、図１３Ｃに示すように、第２開口部１３２Ａと、第３絶縁層２３３と、を形成する。具体的には、まず、レジストが塗布された後に、リソグラフィー法により当該レジストがパターニングされてマスクが形成される。具体的には、平面視において、レジストパターンのドレイン電極１２２側端部は、第３開口部１３２Ｂの中（具体的には、線Ｌ１に一致する位置）に位置する。また、レジストパターンのソース電極１２１側端部は、第３開口部１３２Ｂよりソース電極１２１側の第２絶縁層１３２上（具体的には、線Ｌ２に一致する位置）になるように位置する。
次に、ドライエッチング法が用いられて、バリア層１０４が露出するように、第１絶縁層１３１および第２絶縁層１３２に第２開口部１３２Ａを形成する。第２開口部１３２Ａが形成された後に、マスクおよびポリマーを除去する。
次に、厚さが１００ｎｍのＳｉＮからなる第３絶縁層２３３がプラズマＣＶＤ法により堆積される。第３絶縁層２３３は、第２開口部１３２Ａを埋めるように設けられる。
次に、図１３Ｄに示すように、ドライエッチング法が用いられて第３絶縁層２３３をエッチバックする。これにより、バリア層１０４が露出するように第１サイドウォール２３３ｄおよび第２サイドウォール１３３ｓが形成される。
次に、図１３Ｅに示すように、ゲート電極１４０を形成する。具体的には、厚さが５０ｎｍのＴｉＮと、厚さが４５０ｎｍのＡｌとがスパッタ法により順に堆積される。その後、ゲート電極１４０が形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、ゲート電極１４０が形成された後にマスクおよびポリマーを除去する。
以降の工程は、実施の形態１と同様である。具体的には、第４絶縁層１３４およびソースフィールドプレート１２３を形成する。
以上の一連の工程を経ることで、図１０に示した構造の半導体装置２００が完成する。
（実施の形態２の変形例）
続いて、実施の形態２の変形例について説明する。
以下に示す変形例では、実施の形態２と比較して、第１サイドウォール２３３ｄの高さおよび／またはゲート電極１４０の張り出し部１４２ｄの下面の形状が相違する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
［変形例１］
まず、変形例１について、図１４を用いて説明する。
図１４は、実施の形態２の変形例１に係る半導体装置２００Ａのサイドウォールの形状を説明するための拡大断面図である。図１４に示すように、本変形例では、実施の形態２と比較して、第１サイドウォール２３３ｄの高さが高くなっている。具体的には、第１サイドウォール２３３ｄの高さＨＳＷｄは、第２サイドウォール１３３ｓの高さＨＳＷｓより低く、第１絶縁層１３１ｄの膜厚ＨＩよりも高い。
この構成により、第１サイドウォール２３３ｄの直下方向において、二次元電子ガス１１０とゲート電極１４０の張り出し部１４２ｄとの距離を長く確保しやすくなるので、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
［変形例２］
次に、変形例２について、図１５を用いて説明する。
図１５は、実施の形態２の変形例２に係る半導体装置２００Ｂのサイドウォールの形状を説明するための拡大断面図である。図１５に示すように、本変形例では、実施の形態２と比較して、第１サイドウォール２３３ｄの高さがより低くなっている。具体的には、第１サイドウォール２３３ｄの高さＨＳＷｄは、第１絶縁層１３１ｄの膜厚ＨＩよりも低く、かつ、第１絶縁層１３１ｄの上面（張り出し部１４２ｄの平坦面１４４ｂに接触する部分）よりも低くなっている。このため、第１サイドウォール２３３ｄの上面２３３ｄａと第１絶縁層１３１ｄの上面との間には、段差が生じる。
この構成により、第１サイドウォール２３３ｄがより低くなることで、トランジスタのオフ時に、第１サイドウォール２３３ｄの直下方向で空乏層が更に広がりやすくなるので、ショートチャネル効果を抑制することができる。よって、オフ特性を向上させることができる。
［変形例３］
次に、変形例３について、図１６を用いて説明する。
図１６は、実施の形態２の変形例３に係る半導体装置２００Ｃのサイドウォールの形状を説明するための拡大断面図である。図１６に示すように、本変形例では、実施の形態２と比較して、第１サイドウォール２３３ｄの形状は同じであるのに対して、ゲート電極１４０の張り出し部１４２ｄの下面の形状が異なっている。具体的には、第２ゲートフィールドプレート１４４の下面１４４ａが傾斜面を含まない。下面１４４ａは、基板１０１の主面に平行な平坦面である。
この構成であっても、第１サイドウォール２３３ｄの高さが低いため、第１ゲートフィールドプレート１４３と二次元電子ガス１１０との距離が短くなる。そのため、トランジスタのオフ時に、チャネル層１０３内の空乏層が広がりやすくすることができ、ショートチャネル効果を抑制することができる。よって、ソース電極１２１とドレイン電極１２２との間のオフリーク電流を抑制することができるので、半導体装置２００のオフ特性を向上させることができる。
また、第２サイドウォール１３３ｓの高さが高いため、第２サイドウォール１３３ｓの下方の二次元電子ガス１１０の電子密度が高くなる。このため、ゲート電極１４０とソース電極１２１との間の寄生抵抗を低抵抗にできるので、オン抵抗を低抵抗化することができる。
このように、本変形例に係る半導体装置２００Ｃであっても、オン抵抗の低抵抗化とオフ特性の向上との両立を実現することができる。
［変形例４］
次、変形例４について、図１７を用いて説明する。
図１７は、実施の形態２の変形例４に係る半導体装置２００Ｄのサイドウォールの形状を説明するための拡大断面図である。図１７に示すように、本変形例では、変形例３と比較して、第１サイドウォール２３３ｄの高さが高くなっている。具体的には、第１サイドウォール２３３ｄの高さＨＳＷｄは、第２サイドウォール１３３ｓの高さＨＳＷｓより低く、第１絶縁層１３１ｄの膜厚ＨＩよりも高い。
この構成により、第１サイドウォール２３３ｄの直下方向において、二次元電子ガス１１０とゲート電極１４０の張り出し部１４２ｄとの距離を長く確保しやすくなるので、寄生容量（ゲート－ドレイン間容量Ｃｇｄ）を低減することができる。
［変形例５］
次に、変形例５について、図１８を用いて説明する。
図１８は、実施の形態２の変形例５に係る半導体装置２００Ｅのサイドウォールの形状を説明するための拡大断面図である。図１８に示すように、本変形例では、変形例３と比較して、第１サイドウォール２３３ｄの高さがより低くなっている。具体的には、第１サイドウォール２３３ｄの高さＨＳＷｄは、第１絶縁層１３１ｄの膜厚ＨＩよりも低く、かつ、第１絶縁層１３１ｄの上面（張り出し部１４２ｄの平坦面１４４ｂに接触する部分）よりも低くなっている。このため、第１サイドウォール２３３ｄの上面２３３ｄａと第１絶縁層１３１ｄの上面との間には、段差が生じる。
この構成により、第１サイドウォール２３３ｄがより低くなることで、トランジスタのオフ時に、第１サイドウォール２３３ｄの直下方向で空乏層が更に広がりやすくなるので、ショートチャネル効果を抑制することができる。よって、オフ特性を向上させることができる。
（他の実施の形態）
以上、１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
例えば、上記の各実施の形態および変形例では、第２絶縁層１３２がソース電極１２１およびドレイン電極１２２を覆う例を示したが、これに限定されない。第２絶縁層１３２は、ゲート電極１４０の張り出し部１４２ｓおよび１４２ｄの直下方向に少なくとも配置されていればよい。すなわち、平面視でゲート電極１４０に重ならない範囲、例えば、ゲート電極１４０とソース電極１２１との間、ゲート電極１４０とドレイン電極１２２との間、および、ソース電極１２１およびドレイン電極１２２の直上方向などには、第２絶縁層１３２は設けられていなくてもよい。
また、上記の実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
１００、１００Ａ、１００Ｂ、１００Ｃ、２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ 半導体装置
１０１ 基板
１０２ バッファ層
１０３ チャネル層
１０４ バリア層
１１０ 二次元電子ガス
１２１ ソース電極
１２２ ドレイン電極
１２３ ソースフィールドプレート
１３０ 絶縁層
１３１、１３１ｄ、１３１ｓ 第１絶縁層
１３１Ａ 第１開口部
１３２、１３２ｄ、１３２ｓ 第２絶縁層
１３２Ａ 第２開口部
１３２Ｂ 第３開口部
１３３、２３３ 第３絶縁層
１３３ｄ、２３３ｄ 第１サイドウォール
１３３ｄａ、１３３ｓａ、２３３ｄａ 上面
１３３ｓ 第２サイドウォール
１３４ 第４絶縁層
１４０ ゲート電極
１４１ 接合部
１４２ｄ、１４２ｓ 張り出し部
１４３ 第１ゲートフィールドプレート
１４３ａ、１４４ａ 下面
１４４ 第２ゲートフィールドプレート
１４４ｂ、１４４ｄ、１４４ｆ 平坦面
１４４ｃ、１４４ｅ 傾斜面
１５０、２５０ レジストパターン
１５１、１５２ マスク部

Claims (16)

  1. 基板と、
    前記基板の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層と、
    前記チャネル層の上方に設けられた、前記チャネル層よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層と、
    前記バリア層の上方に、前記基板の平面視における第１方向において、互いに間隔を空けて設けられたソース電極およびドレイン電極と、
    前記第１方向において、前記ソース電極と前記ドレイン電極との間で、各々に対して間隔を空けて設けられたゲート電極と、
    前記ゲート電極と前記ソース電極および前記ドレイン電極との間で、前記バリア層の上方に設けられた絶縁層と、を備え、
    前記絶縁層は、最下層にシリコン窒化物からなる第１絶縁層と、前記第１絶縁層の上方にシリコン酸化物からなる第２絶縁層と、を含み、
    前記ゲート電極は、
    前記バリア層とショットキー接合した接合部と、
    前記第１方向において、前記接合部よりも前記ソース電極側および前記ドレイン電極側の各々に張り出した張り出し部と、を含み、
    前記絶縁層は、前記基板の主面に直交する第２方向における前記張り出し部と前記バリア層との間で、
    前記接合部と前記ドレイン電極との間の前記絶縁層の前記接合部側端に設けられた第１サイドウォールと、
    前記接合部と前記ソース電極との間の前記絶縁層の前記接合部側端に設けられた第２サイドウォールと、を含み、
    前記張り出し部は、
    前記平面視における前記第１サイドウォールの前記接合部側端である第１位置から、前記第１サイドウォールの前記ドレイン電極側端である第２位置までの区間の第１電界プレートと、
    前記平面視における前記第２位置から、前記張り出し部の前記ドレイン電極側端である第３位置までの区間の第２電界プレートと、を含み、
    前記第２電界プレートと前記バリア層との間には、積層された前記第１絶縁層と前記第２絶縁層とが設けられ、
    前記第１方向および前記第２方向の各々に平行で、かつ、前記接合部を通る断面において、
    前記第１サイドウォールの上面の前記第１位置における接線は、前記主面に対する第１仰角の傾きを有し、
    前記第１電界プレートの下面最高位置は、前記第１位置から見て、前記主面に対する第２仰角の傾きを有し、
    前記第２電界プレートの下面最低位置の前記ドレイン電極側端は、前記第１位置から見て、前記主面に対する第３仰角の傾きを有し、
    前記第２仰角は、前記第３仰角より大きく、
    前記第２電界プレートの下面は、前記ゲート電極から前記ドレイン電極への方向で、前記バリア層との間隔が単調増加する傾斜面を含み、
    前記断面において、前記第２電界プレートの下面最低位置の前記ドレイン電極側端から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第５仰角とした場合、前記第５仰角は、前記第２仰角より小さく、
    前記第２絶縁層は、前記平面視で、前記第２電界プレートの下面最低位置に重なっている、
    半導体装置。
  2. 基板と、
    前記基板の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層と、
    前記チャネル層の上方に設けられた、前記チャネル層よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層と、
    前記バリア層の上方に、前記基板の平面視における第１方向において、互いに間隔を空けて設けられたソース電極およびドレイン電極と、
    前記第１方向において、前記ソース電極と前記ドレイン電極との間で、各々に対して間隔を空けて設けられたゲート電極と、
    前記ゲート電極と前記ソース電極および前記ドレイン電極との間で、前記バリア層の上方に設けられた絶縁層と、を備え、
    前記絶縁層は、最下層にシリコン窒化物からなる第１絶縁層と、前記第１絶縁層の上方にシリコン酸化物からなる第２絶縁層と、を含み、
    前記ゲート電極は、
    前記バリア層とショットキー接合した接合部と、
    前記第１方向において、前記接合部よりも前記ソース電極側および前記ドレイン電極側の各々に張り出した張り出し部と、を含み、
    前記絶縁層は、前記基板の主面に直交する第２方向における前記張り出し部と前記バリア層との間で、
    前記接合部と前記ドレイン電極との間の前記絶縁層の前記接合部側端に設けられた第１サイドウォールと、
    前記接合部と前記ソース電極との間の前記絶縁層の前記接合部側端に設けられた第２サイドウォールと、を含み、
    前記張り出し部は、
    前記平面視における前記第１サイドウォールの前記接合部側端である第１位置から、前記第１サイドウォールの前記ドレイン電極側端である第２位置までの区間の第１電界プレートと、
    前記平面視における前記第２位置から、前記張り出し部の前記ドレイン電極側端である第３位置までの区間の第２電界プレートと、を含み、
    前記第２電界プレートと前記バリア層との間には、積層された前記第１絶縁層と前記第２絶縁層とが設けられ、
    前記第１方向および前記第２方向の各々に平行で、かつ、前記接合部を通る断面において、
    前記第１サイドウォールの上面の前記第１位置における接線は、前記主面に対する第１仰角の傾きを有し、
    前記第１電界プレートの下面最高位置は、前記第１位置から見て、前記主面に対する第２仰角の傾きを有し、
    前記第２電界プレートの下面最低位置の前記ドレイン電極側端は、前記第１位置から見て、前記主面に対する第３仰角の傾きを有し、
    前記第１サイドウォールの上面最高位置は、前記第２サイドウォールの上面最高位置より下方に位置する、
    半導体装置。
  3. 前記第２電界プレートの下面は、前記ゲート電極から前記ドレイン電極への方向で、前記バリア層との間隔が単調増加する傾斜面を含む、
    請求項２に記載の半導体装置。
  4. 前記第２サイドウォールより前記ソース電極側の前記張り出し部は、前記第１サイドウォールの上面最高位置より下方に位置しない、
    請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記断面において、前記第２電界プレートの下面最低位置の前記ドレイン電極側端から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第５仰角とした場合、前記第５仰角は、前記第２仰角より小さい、
    請求項３に記載の半導体装置。
  6. 前記傾斜面は、前記主面に対する傾斜角が４５度±５度の範囲内である少なくとも１つの傾斜面を含む、
    請求項１または５に記載の半導体装置。
  7. 前記断面において、前記第１位置から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第４仰角とした場合、前記第３仰角は、前記第４仰角より大きい、
    請求項１または５に記載の半導体装置。
  8. 前記第２絶縁層は、前記平面視で、前記第２電界プレートの下面最低位置に重なっている、
    請求項５に記載の半導体装置。
  9. 前記断面において、前記第１位置から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第４仰角とした場合、前記第４仰角は、前記第３仰角より大きい、
    請求項１または５に記載の半導体装置。
  10. 前記第２電界プレートの下面は、前記第１絶縁層に接触する、
    請求項１または５に記載の半導体装置。
  11. 前記断面において、前記第１位置から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第４仰角とした場合、前記第４仰角は、前記第３仰角と等しい、
    請求項１または５に記載の半導体装置。
  12. 前記ゲート電極の上方に設けられ、前記ソース電極と同電位設定されたソース電界プレートを備え、
    前記断面において、前記ソース電界プレートは、前記第１位置と前記第２電界プレートの下面最高位置の前記ドレイン電極側端とを結ぶ仮想線より下方に突出しない、
    請求項４に記載の半導体装置。
  13. 前記断面において、前記ソース電界プレートの表面は、前記仮想線に接する、
    請求項１２に記載の半導体装置。
  14. 基板と、
    前記基板の上方に設けられたＩＩＩ族窒化物半導体からなるチャネル層と、
    前記チャネル層の上方に設けられた、前記チャネル層よりバンドギャップの大きいＩＩＩ族窒化物半導体からなるバリア層と、
    前記バリア層の上方に、前記基板の平面視における第１方向において、互いに間隔を空けて設けられたソース電極およびドレイン電極と、
    前記第１方向において、前記ソース電極と前記ドレイン電極との間で、各々に対して間隔を空けて設けられたゲート電極と、
    前記ゲート電極と前記ソース電極および前記ドレイン電極との間で、前記バリア層の上方に設けられた絶縁層と、
    前記ゲート電極の上方に設けられ、前記ソース電極と同電位設定されたソース電界プレートと、を備え、
    前記絶縁層は、最下層にシリコン窒化物からなる第１絶縁層と、前記第１絶縁層の上方にシリコン酸化物からなる第２絶縁層と、を含み、
    前記ゲート電極は、
    前記バリア層とショットキー接合した接合部と、
    前記第１方向において、前記接合部よりも前記ソース電極側および前記ドレイン電極側の各々に張り出した張り出し部と、を含み、
    前記絶縁層は、前記基板の主面に直交する第２方向における前記張り出し部と前記バリア層との間で、
    前記接合部と前記ドレイン電極との間の前記絶縁層の前記接合部側端に設けられた第１サイドウォールと、
    前記接合部と前記ソース電極との間の前記絶縁層の前記接合部側端に設けられた第２サイドウォールと、を含み、
    前記張り出し部は、
    前記平面視における前記第１サイドウォールの前記接合部側端である第１位置から、前記第１サイドウォールの前記ドレイン電極側端である第２位置までの区間の第１電界プレートと、
    前記平面視における前記第２位置から、前記張り出し部の前記ドレイン電極側端である第３位置までの区間の第２電界プレートと、を含み、
    前記第２電界プレートと前記バリア層との間には、積層された前記第１絶縁層と前記第２絶縁層とが設けられ、
    前記第１方向および前記第２方向の各々に平行で、かつ、前記接合部を通る断面において、
    前記第１サイドウォールの上面の前記第１位置における接線は、前記主面に対する第１仰角の傾きを有し、
    前記第１電界プレートの下面最高位置は、前記第１位置から見て、前記主面に対する第２仰角の傾きを有し、
    前記第２電界プレートの下面最低位置の前記ドレイン電極側端は、前記第１位置から見て、前記主面に対する第３仰角の傾きを有し、
    前記第２仰角は、前記第３仰角より大きく、
    前記第２電界プレートの下面は、前記ゲート電極から前記ドレイン電極への方向で、前記バリア層との間隔が単調増加する傾斜面を含み、
    前記第２サイドウォールより前記ソース電極側の前記張り出し部は、前記第１サイドウォールの上面最高位置より下方に位置せず、
    前記断面において、前記ソース電界プレートは、前記第１位置と前記第２電界プレートの下面最高位置の前記ドレイン電極側端とを結ぶ仮想線より下方に突出せず、
    前記断面において、前記ソース電界プレートの表面は、前記仮想線に接する、
    半導体装置。
  15. 前記断面において、前記第２電界プレートの下面最低位置の前記ドレイン電極側端から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第５仰角とした場合、前記第５仰角は、前記第２仰角より小さい、
    請求項１４に記載の半導体装置。
  16. 前記断面において、前記第１位置から、前記第２電界プレートの下面最高位置の前記ドレイン電極側端を見たときの、前記主面に対する仰角を第４仰角とした場合、前記第４仰角は、前記第３仰角と等しい、
    請求項１４に記載の半導体装置。
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